Корпорация NEC сообщает о разработке технологии, позволяющей снизить ток утечки в полупроводниковых микросхемах, в которых используются диэлектрики с высокой диэлектрической проницаемостью (high-k). Ток утечки является величиной, определяющей мощность, потребляемую в режиме ожидания или неактивном режиме.
Как утверждает NEC, сотрудникам компании удалось достичь тока утечки в 1,4 пА для полевых транзисторов структуры p-n-p и 0,3 пА для транзисторов типа n-p-n. Опять-таки, по данным NEC, такая величина тока утечки в 30 раз меньше, чем у обычных микросхем, и это позволяет надеяться, что выполненные по новой технологии микросхемы будут работать от источников питания до 10 раз дольше. Новая технология является основой инициативы NEC Ultimate Low Power, направленной на внедрение энергосберегающих технологий в 65-нм и 45-нм технологические процессы.
Отмечается также, что если потребляемая мощность в режиме ожидания в схемах, выполненных по 180-нм и 130-нм нормам пренебрежимо мала по сравнению с мощностью, потребляемой в активном режиме, то использование существующих технологий в 65-нм техпроцессах может привести к росту потребляемой мощности в режиме ожидания до уровня, превосходящего мощность, потребляемую в активном режиме.
На величину тока утечки влияют три главных фактора: туннельные эффекты, приводящие к миграции электронов между затвором и стоком под потенциальным барьером, ток через изолятор затвора и индуцированный этим же эффектом ток стока. Для снижения влияния последних двух факторов и использовался high-k диэлектрик (HfSiON).