У PLDA готов контроллер PCIe 5.0

IP-ядро XpressRICH5 адресовано разработчикам, желающим первыми использовать PCIe 5.0 в SoC, ASIC и FPGA

Компания PLDA, специализирующаяся на разработке IP-ядер и инструментов для создания прототипов интегральных схем, объявила о доступности IP-ядра XpressRICH5, представляющего собой контроллер PCIe 5.0. Ядро соответствует спецификации rev. 0.7 и доступно в вариантах, рассчитанных на реализацию в ASIC, SoC и FPGA. Разработчики могут плавно перейти от прототипирования в FPGA к выпуску ASIC и SoC, используя тот же код RTL.

Контроллер XpressRICH5 позволяет получить пропускную способность канала 32 млрд передач в секунду в расчете на каждую линию и снизить общую задержку. Архитектурой ядра предусмотрена поддержка 512-битного канала данных, необходимого для обеспечения пропускной способности, достаточной для работы в конфигурации PCIe 5.0 x16.

PLDA объявляет о доступности IP-ядра контроллера PCIe 5.0 XpressRICH5

Внедрение PCIe 5.0 откроет путь для перехода центров обработки к соединениям 100G и 400G Ethernet. Ожидается, что версию rev. 1.0 спецификации PCIe 5.0 консорциум PCI-SIG утвердит в 2019 году.

Автор:

| Источник: PLDA

Все новости за сегодня

Календарь

июнь
Пн
Вт
Ср
Чт
Пт
Сб
Вс