1. Ну это распространённое заблуждение. Ещё до появления специальных названий в крупных компаниях админы в общем обязаны были писать инфраструктурный код. В общем большая часть инфраструктурных вещей популярных сейчас была как минимум начата именно админами.
Я сам в разные моменты жизни успел побывать наверное всем этим и ещё чуть-чуть по смежным областям походить.
2. Ну там три есть. А если выбрать русскую вики, будет обратное — в основном русские, но мало иностранных: https://ru.m.wikipedia.org/wiki/%D0%A1%D0%BF%D0%B8%D1%81%D0%BE%D0%BA_%D0%BC%D0%B8%D0%BA%D1%80%D0%BE%D1%8D%D0%BB%D0%B5%D0%BA%D1%82%D1%80%D0%BE%D0%BD%D0%BD%D1%8B%D1%85_%D0%BF%D1%80%D0%BE%D0%B8%D0%B7%D0%B2%D0%BE%D0%B4%D1%81%D1%82%D0%B2
Причина почему Интел не реализует поддержку 4.1ТБ памяти на сокет во всех зёрнах в том, что это строго специальные системы, обычно с кучей ядер и памяти, для приложений которые написаны давно и без учёта возможностей масштабирования более чем на 1 сервер.
Так что то что преподносят в статье как важнейший критерий на практике не нужен в 99.99% случаев, иначе с него не драли бы дополнительные деньги та же Intel.
Угу, только процессора нет и не будет до 2022 (посмотрите на Ютуб канале imaxai'а разъяснения про анонс, он кстати сотрудник МЦСТ, он рассказывал что даже в оптимистичном мире дизайн процессора ещё не завершен и не будет до лета 2021 + после завершения ещё полгода до первого коммерческого процессора), а значит что «конкуренты» (не забываем что это по сути 16и ядерный атом по производительности) уже уйдут на DDR5.
Также как ещё непонятно что будет на практике будет с поддержкой памяти, потому что желание это одно, но реальность это другое.
В статье фактическая ошибка ещё в цене на цпу, потому что младший xeon L стоит 4.2 тысячи (5215L), а не 5.6. и если уж так брать, то почему в издании не посчитали, что полученная конфигурация будет поддерживать 32+ ТБ памяти на интеле?
Поэтому данное издание читать не советую, там пишут о том, в чем не понимают.
И в целом не надо забывать, что объем поддерживаемой оперативной памяти не важен на практике кроме единичных задач (с ходу вспоминается SAP, которому очень важна жирная система, так как он плохо умеет горизонтально масштабироваться).
https://newsroom.intel.com/articles/engadget-offers-inside-look-intels-euv-technology/
Там к сожалению основной источник это видео, а не текст. Но в общем это один из FAB'ов Intel'а.
И то что «currently using» скорее всего значит что 10nm уже EUV. Но прямых подтверждений этому нет.
EDIT: а если видео посмотреть, там говорят что это скорее отладка следующего техпроцесса, то есть тестовые образцы интеловских 7nm.
И ответ на комментарий, который почему-то был удален:
> меш — зло, и исходит оно из количества ядер. у интел в десктопах не хеддовых пока в планах 16 ядер максимум, думаю обойдутся без меш.
Не зло, а просто оптимизация под разное. Если посмотреть на историю (broadwell/haswell) то два кольца начиналось с 12 ядер. Но видно будет когда будет более понятно что для процессоров с более чем 10 ядрами будет применяться, пока же в десктопном сегменте у Intel таких решений не предвидится.
> одна шина гораздо проще в исполнении чем две. две — это уже лишние задержки и раздувание транзисторного бюджета, ещё и в условиях чиплетной упаковки.
Транзисторный бюджет там не такой большой (шина ж тоже меняется от количества устройств на ней), а лишние задержки и так будут возникать при наличии одной но жирной шины. Просто с двумя будет два кластера ядер с разными задержками относительно друг-друга. Не в первый раз.
> физика — часть природы и рано или поздно приходит к наиболее эффективным и наименее сложным решениям. всё гениальное — просто.
Это заблуждение. Смотря на человеческий мозг, например, он не кажется очень простым решением.
У интела уже есть обкатанная mesh-топология, применяемая в Xeon Phi и Xeon Scalable, так что если будут делать 12-16 ядер в будущем, то скорее всего возьмут ее.
Хотя два кольца было уже в старых Xeon'ах.
Если бы было проще придумать одну такую крутую шину, то ее бы уже давно придумали и реализовали.
Посмотрите на архитектуру Skylake (en.wikichip.org/wiki/intel/microarchitectures/skylake_(client)#Entire_SoC_Overview_.28quad.29) и Skylake-E (en.wikichip.org/wiki/intel/microarchitectures/skylake_(server)#LCC_SoC), а точнее в область шины. Нетрудно заметить, что у Skylake'ов — ring bus, а у Skylake-E — mesh. А все потому что первым изначально планировалось 4 ядра и оно как-то отмасштабировалось до 10, а у вторых изначально закладывалось масштабирование до 28 ядер.
Так конечно проще делать кольцо, но с увеличением количества ядер, у кольца растут общие задержки и падает пропускная способность (см. en.wikichip.org/wiki/intel/mesh_interconnect_architecture), так что в какой-то момент толку от добавления ядер не будет. Так что природа то может и выбирает наименее сложный путь (и то не факт), но физика — она беспощадная сволочь и ей плевать на простоту.
Вообще советую почитать wikichip про микроархитектуры современных процессоров (к сожалению не знаю аналогов на русском языке про современные процессоры), там очень много интересного можно найти. И еще можно посмотреть на эволюцию микроархитектур от Core 2 до современности, тоже будет понятнее куда все двигается.
Вы сослались на видосики derb8er'а, вот и посмотрите их тогда, он все довольно доходчиво рассказывает про то как считается это все. И кратко — нет никакой дутости, просто нельзя сравнивать нанометры разных FAB'ов.
А вы всю серию обзоров der8auer'а посмотрите, а не пару скриншотов из одного из 3-х видео что растащили журналы по интернету. У него там сказано и о том, что такое техпроцес в современном мире (он не привязан к размеру затвора последние лет 10, если не больше, а означает какой классический техпроцесс понадобился бы чтобы уменьшить некое типовое для фабрики изделие до его текущих размеров, а достигается за счет кучи различных параметров) и о том почему его сравнение не совсем корректное (спойлер: он сам говорил что разница в реальной жизни будет больше, потому что он выбрал только 1 параметр у транзистора из кэш-памяти, потому что его очень просто найти и померять и потому что именно этот размер являелся много лет назад типовым).
1. Именно. И по сути это (как и SRE) лишь новое название того, что называлось админами в крупных компаниях ещё буквально недавно. Потому что там предполагалось, что админ это тот кто связан с инфраструктурой, в том числе пишет код вокруг или для инфраструктуры. А программист — человек который в первую очередь занят бизнес-логикой. И зарплаты примерно в одинаковой вилке у таких людей были всегда. Также как конечно есть админы которые заправляют мышки и меняют принтеры в офисе, но на таких всегда найдутся джуны-кодеры с сопоставимой опять же зарплатной вилкой.
2. Полный цикл в одном отдельно взятой государстве кажется сейчас не возможен для современных процессов. Что то в духе 300-500нм скорее всего есть много где, включая Россию и Китай, а вот 180 и меньше уже кажется нет, но тут не могу с уверенностью говорить. Так посмотрите тут: https://en.m.wikipedia.org/wiki/List_of_semiconductor_fabrication_plants удивитесь как много фабов в неожиданных локациях для процессов толще 16нм.
1. Градаций ops-поофессий намного больше чем две, и да практически всегда было. DevOps/SRE те же — все равно админы с чуть другим фокусом.
2. Я не знаю, есть ли на территории России работоспособые производства кремниевых пластин хоть каких то.
Извините, но человек который только что зарегистрировался, просит зачем-то развиртуализироваться… Зарегистрирован еще видимо чезе Google Auth, оставляет почту на mail.ru — выглядит немного подозрительно, так что я не стану развиртуализироваться, уж извините. Так что предлагаю поискать все что Вы тут спрашиваете самостоятельно. К тому же я живу за пределами России.
1. Не совсем так. Админы бывают разные и прогеры тоже бывают разные. Поэтому в общем нельзя сравнивать.
2. Если считать совсем целиком без западных материалов, то да. Также как нельзя построить ещё один новый завод без оборудования с запада.
Я сам в разные моменты жизни успел побывать наверное всем этим и ещё чуть-чуть по смежным областям походить.
2. Ну там три есть. А если выбрать русскую вики, будет обратное — в основном русские, но мало иностранных: https://ru.m.wikipedia.org/wiki/%D0%A1%D0%BF%D0%B8%D1%81%D0%BE%D0%BA_%D0%BC%D0%B8%D0%BA%D1%80%D0%BE%D1%8D%D0%BB%D0%B5%D0%BA%D1%82%D1%80%D0%BE%D0%BD%D0%BD%D1%8B%D1%85_%D0%BF%D1%80%D0%BE%D0%B8%D0%B7%D0%B2%D0%BE%D0%B4%D1%81%D1%82%D0%B2
Так что то что преподносят в статье как важнейший критерий на практике не нужен в 99.99% случаев, иначе с него не драли бы дополнительные деньги та же Intel.
Также как ещё непонятно что будет на практике будет с поддержкой памяти, потому что желание это одно, но реальность это другое.
В статье фактическая ошибка ещё в цене на цпу, потому что младший xeon L стоит 4.2 тысячи (5215L), а не 5.6. и если уж так брать, то почему в издании не посчитали, что полученная конфигурация будет поддерживать 32+ ТБ памяти на интеле?
Поэтому данное издание читать не советую, там пишут о том, в чем не понимают.
И в целом не надо забывать, что объем поддерживаемой оперативной памяти не важен на практике кроме единичных задач (с ходу вспоминается SAP, которому очень важна жирная система, так как он плохо умеет горизонтально масштабироваться).
Там к сожалению основной источник это видео, а не текст. Но в общем это один из FAB'ов Intel'а.
И то что «currently using» скорее всего значит что 10nm уже EUV. Но прямых подтверждений этому нет.
EDIT: а если видео посмотреть, там говорят что это скорее отладка следующего техпроцесса, то есть тестовые образцы интеловских 7nm.
> меш — зло, и исходит оно из количества ядер. у интел в десктопах не хеддовых пока в планах 16 ядер максимум, думаю обойдутся без меш.
Не зло, а просто оптимизация под разное. Если посмотреть на историю (broadwell/haswell) то два кольца начиналось с 12 ядер. Но видно будет когда будет более понятно что для процессоров с более чем 10 ядрами будет применяться, пока же в десктопном сегменте у Intel таких решений не предвидится.
> одна шина гораздо проще в исполнении чем две. две — это уже лишние задержки и раздувание транзисторного бюджета, ещё и в условиях чиплетной упаковки.
Транзисторный бюджет там не такой большой (шина ж тоже меняется от количества устройств на ней), а лишние задержки и так будут возникать при наличии одной но жирной шины. Просто с двумя будет два кластера ядер с разными задержками относительно друг-друга. Не в первый раз.
> физика — часть природы и рано или поздно приходит к наиболее эффективным и наименее сложным решениям. всё гениальное — просто.
Это заблуждение. Смотря на человеческий мозг, например, он не кажется очень простым решением.
Хотя два кольца было уже в старых Xeon'ах.
Посмотрите на архитектуру Skylake (en.wikichip.org/wiki/intel/microarchitectures/skylake_(client)#Entire_SoC_Overview_.28quad.29) и Skylake-E (en.wikichip.org/wiki/intel/microarchitectures/skylake_(server)#LCC_SoC), а точнее в область шины. Нетрудно заметить, что у Skylake'ов — ring bus, а у Skylake-E — mesh. А все потому что первым изначально планировалось 4 ядра и оно как-то отмасштабировалось до 10, а у вторых изначально закладывалось масштабирование до 28 ядер.
Так конечно проще делать кольцо, но с увеличением количества ядер, у кольца растут общие задержки и падает пропускная способность (см. en.wikichip.org/wiki/intel/mesh_interconnect_architecture), так что в какой-то момент толку от добавления ядер не будет. Так что природа то может и выбирает наименее сложный путь (и то не факт), но физика — она беспощадная сволочь и ей плевать на простоту.
Вообще советую почитать wikichip про микроархитектуры современных процессоров (к сожалению не знаю аналогов на русском языке про современные процессоры), там очень много интересного можно найти. И еще можно посмотреть на эволюцию микроархитектур от Core 2 до современности, тоже будет понятнее куда все двигается.
2. Полный цикл в одном отдельно взятой государстве кажется сейчас не возможен для современных процессов. Что то в духе 300-500нм скорее всего есть много где, включая Россию и Китай, а вот 180 и меньше уже кажется нет, но тут не могу с уверенностью говорить. Так посмотрите тут: https://en.m.wikipedia.org/wiki/List_of_semiconductor_fabrication_plants удивитесь как много фабов в неожиданных локациях для процессов толще 16нм.
2. Я не знаю, есть ли на территории России работоспособые производства кремниевых пластин хоть каких то.
2. Если считать совсем целиком без западных материалов, то да. Также как нельзя построить ещё один новый завод без оборудования с запада.