SpaceMareen

del

В обзорах видел разные бенчи, да. У себя пока не имею возможности проверить.
Пы. Сы. В смысле 3.2 гб при реальном копировании видел в обзорах псие5, ренегат псие 4.0, за него сказать того же не могу.

1. Как раз при копировании одного файла одним потоком. Макс скорость и достигается.
2. Как мсье предлагает запустить 16 копирований? 16 раз по одному?))

Сомнительное объяснение. По тексту ясно, что 7 гб/с он и в рамках слс кэша не видел.
UPD. Опередили, хех.
.
Но вообще странно, в обзорах же больше 3.2 гб в том числе в проводнике выжимают как-то.

В теории после исчерпания перезаписей (заметно позже, чем после нуля процентов) будет read-only.
На практике ССД умирают полностью вместе с контроллером задолго до того как исчерпается ресурс записи.

А 4кб будут такие же как на псие5?

«Плюс интересует ресурс, в моем за год съело процент жизни»
Прозвучало так будто вы планируете жить дольше 100 лет.

2. Меня даже больше интересует, почему на 4 ТБ в 3 раза больше, чем на 2 ТБ (привет Кингстон ренегат).

Это мне?

Так здесь и 3Д и 12 ядер для любителей обоих стульев, что вам неясно?

Скорее всего мощность тайп си зарядки.

На фильмец хватит.

Как по мне, разъемы сзади (с дизайном крышки «книжкой») гораздо удобнее боковых. После ноута с разъёмами сзади на боковые смотреть больше не хочется.

И что же записывается процессором «для внутренних нужд» в L1/L2, если НЕ данные приложений и ссылки на них? По ссылке говорится как раз таки о большом влиянии Л1/Л2 кэша на производительность приложений.

Ознакомлен. Ни одной фразы вида «Л1/Л2 кэш практически не оказывает влияния на приложения» по ссылочке нет. Собственный тезис-то раскрыть можно?

Увеличили вдвое Л2 кэш чтобы уменьшить размер ядра? Что? Мб мой вопрос неправильно был прочитан, перефразирую:
Если Л1/Л2 кэш «практически не оказывает влияния на приложения», зачем АМД в Зен4 удвоило его размер?

Все чуть сложнее чем объяснили выше.
AMD’s new chipset driver installs a new AMD 3D V-Cache Performance Optimizer Driver that can change the CPPC2 performance rankings of the cores based on system events like the power mode or keyboard focus. As noted, CPPC2 typically ranks cores by frequency, but the new chipset driver can dynamically change the core rankings to prefer the 3D V-Cache-equipped chiplet when Windows Game Mode or the Mixed Reality power mode becomes active.
The Xbox Game Bar contains a KGL (known good list) of games that it detects when active, thus triggering Game Mode (you can also instruct the game bar to recognize unknown games and/or other applications as games). The driver communicates with the Windows Game Mode feature, which becomes active when the Xbox Game Bar detects a game is running.
https://www.tomshardware.com/reviews/amd-ryzen-9-7950x3d-cpu-review

Хорошо, перепутал. Опять-таки отключённое, а не урезанное.
.
Пример есть, я его привёл выше. Вы думаете pufpuf/pafpaf это абстрактный конь в вакууме? У них десятки реальных соответствий, если не сотни.
.
Троя использует количественное преимущество. «Давайте добавим в программу кучу новых мелких ядер чтобы она работала быстрее». Качественному раскрытию (пресловутый IPC) этих ядер при этом гетерогенность мешает. Ядра и так немало времени простаивают в ожидании данных, а не вычислениями занимаются, и программистам/компиляторам трудно с этим бороться. В рамках гетерогенной архитектуры это ещё сложнее.
.
Поэтому остаётся только закидывать больше ядер. Это работает, но у такого подхода и минусы существенные.

В 5500 л3 кэш отключён, а не урезан. Это ещё не та экономия, о которой речь выше.
.
Особую оптимизацию объяснить нетрудно. На примере ниже — «Например в одной микроархитектуре инструкция pufpuf r32 выполняется за 1 такт, в другой за 5. В обеих микроархитектурах инструкции одинаковые, вот только производительность этих одинаковых инструкций разная».
.
При этом в обоих микроархитектурах может быть инструкция pafpaf r32, делающая тоже самое за 3 такта в обоих случаях. Понятно, что если у нас только микроархитектура-1, то нужно pufpuf r32, а если только микроархитектура-2, то pafpaf. А если сразу оба типа ядер, то что делать? Непонятно.
.
Поэтому под одну микроархитектуру оптимизировать проще.
.
P. S. Аргумент «никто не считает инструкции» неверен, так как под капотом в большинстве языков программирования будет то, что описано выше.

Во-первых если разница только в частотах то их лучше примут. Что по комментариям видно.
Во-вторых можно в первом поколении опробовать соединение разных чиплетов и планировщик под них, а через несколько лет в новом поколении начать делать чиплеты по 8 ядер Zen5 и 16 ядер Zen5c, например.
Последнее соображение дополнительно подтверждается тем, что Л3 кэш занимает много места, как раз можно будет сделать экономный дизайн.
.
Непосредственно от ужимания частот выигрыша немного, согласен. Но «на перспективу» клепания х2 ядер на той же площади — вполне себе.
.
И если (!) отличия будут только в частотах и кэше, то и оптимизировать под такую микроархитектуру будет реально. В отличие от принципиально разных Golden Cove/Gracemount. Тоже хорошо.