SpaceMareen

Тренды восьмилетней давности.

Интел до apple silicon это прекрасная компания с прекрасными продуктами.

Тогда проще распаять НВМ на видеочип, а не центральный процессор. Получится Radeon VII. Обычному процессору-то от НВМ не холодно и не жарко.

Реально выделяют тепло исполнительные блоки и декодер. L3 кэш по сравнению с ними морозильник.

Кэш почти не выделяет тепла.

И где по этой схеме на чипе процессора 32 ГБ кэша должны нарисоваться? НВМ по задержкам такая же как DRAM, если что.

Зачем?

О том для кого эти процессоры у АМД прочитал или сам придумал?

1200 ватт только под жидким азотом

Согласен. Но с дешевыми/дорогими лопатами этого же не повторить.

Было дело.

После первого предложения читать нет смысла. Думать что у всех покупателей 5 лет назад и сегодня одни и те же траты — абсурд.

Вот и спасибо АМД за то, что Интел каждый год начал выпускать новые процессоры, а не новые рефреши.

Журналист съел математику, в оригинале прямо говорится о небольшом снижении рыночной доли.
.
Moore expects AMD to see desktop PC-related revenue fall 26% year-over-year in 2022 and 2% in 2023, and lose some market share due to the success of Intel's Alder Lake processor in the gaming market. However, Moore said AMD should see «relative stability thereafter.»

Не повлияет это почти никак на скорость загрузок. Ни одна загрузка даже на SSD не загружает на 100% (и даже на 50%) диск. Большая часть времени теряется на ожидании информации процессором. А задержки от количества линий не зависят.

В описанном нет никакой проблемы. Совершенно. Оно и сейчас так.

KS такой же бесполезный как амдшные ХТ (в зен2 например). Просто красный хватает мозгов не переувлекаться тем что их больше позорит чем рекламирует.

Потому что так написал один из пользователей Twitter, знакомый с ситуацией.

Общий стандарт есть, но в спецификации 4 разных стандарта* (не все из которых нормально совместимы друг с другом). От опечаток в одну букву совсем поплыл.
* На самом деле больше, лицензия позволяет менять ISA как угодно на какие угодно, хоть на проприетарные. Ни на х86, ни на ARM такой ахинеей с разведением зоопарков заниматься не разрешено.

Общего стандарта нет. Есть 4 разных стандарта, частично совместных друг с другом. Согласно официальной же спецификации.
.
The four base ISAs in RISC-V are treated as distinct base ISAs. A common question is why
is there not a single ISA, and in particular, why is RV32I not a strict subset of RV64I? Some
earlier ISA designs (SPARC, MIPS) adopted a strict superset policy when increasing address
space size to support running existing 32-bit binaries on new 64-bit hardware.
The main advantage of explicitly separating base ISAs is that each base ISA can be optimized for its needs without requiring to support all the operations needed for other base ISAs.
For example, RV64I can omit instructions and CSRs that are only needed to cope with the narrower registers in RV32I. The RV32I variants can use encoding space otherwise reserved for
instructions only required by wider address-space variants.
https://riscv.org/technical/specifications/
.
+1, из-за него куча проблем, которых у других архитектур нет.
.
As a case study intended to evaluate the applicability of TriCheck to modern ISA design, we used TriCheck to evaluate the latest version (at the time of our study) of the RISC-V ISA’s [WLPA16]9 memory consistency model on its ability to support C11 programs. In doing so, TriCheck identified and characterized a series of deficiencies in the 2016 RISC-V memory model specification rendering it incompatible with C11. More concretely, TriCheck discovered that it was possible to build legal RISC-V implementations that satisfied the 2016 specification [WLPA16] yet could not run all valid compiled C11 programs correctly regardless of how the compiler was designed. In the process of evaluating the RISC-V memory model, TriCheck also identified two counterexamples to a previously proven-correct compiler mapping from C11 onto the Power and ARMv7 ISAs. This result along with concurrent work led to the discovery of flaws in the C11 memory model itself [MTL+16,LVK+17].