DRAM: трудности, которые мы выбираем


Уже достаточно много было сказано об архитектуре памяти, технических и схемотехнических нововведениях, однако нигде по-настоящему не говорилось о том, какие трудности преодолевают разработчики, создавая новые типы ДОЗУ. Поэтому рассмотрим ключевые моменты данной проблемы.

Основным и, пожалуй, единственным способом расширения пропускной способности цифрового канала является увеличение его частоты функционирования и ширины (разрядности) шины, что вытекает из основного соотношения:

Повысить же эффективность использования цифрового канала, уменьшить задержки конкретной памяти призваны всевозможные технологические приемы — это и применение статической памяти в кристалле динамической (EDRAM, CDRAM), и введение виртуальных высокоскоростных каналов (технология VCM), и интеграция узкоспециализированных блоков, предназначенных для выполнения конкретного узкого круга операций (3D-RAM), и, наконец, совмещение огромных частот и узких шин (технологии RDRAM, SLDRAM и RLDRAM). Однако, все это не более, чем дополнительное средство для достижения максимально допустимой пропускной способности отдельно взятого цифрового тракта.

Достичь высокой скорости коммутации шины (например, для Direct RDRAM реально до 400 MГц, однако существует серьезный запас) возможно, соблюдая жесткие технические ограничения в виде обязательного присутствия терминирования, поверхностного монтажа и емкостного ограничения на внешние выводы. Кроме этого предполагается "узкий зазор" (размах, Swing) между логическими уровнями сигналов в схемотехнике логических вентилей с целью минимизации длительности переключения (дискретности уровней).

Однако, совместно повышать частоту следования синхроимпульсов и увеличивать разрядность шины памяти чрезвычайно трудно, поскольку с увеличением разрядности встает проблема интеграции микросхем, а как следствие — проблема подавления помех: "широкие" шины означают, что большее количество сигналов будет переключаться одновременно, а значит, генерироваться больше высокочастотных (ВЧ) шумов. В результате необходимо прибегать к малоприятным "изощрениям" вроде перекашивания сигналов в соседних разрядах, чтобы уменьшить перекрестные помехи (Crosstalk) и вытекающие отсюда эффекты межсимвольной интерференции и шумового "каскадирования", общий уровень которого может быть абсолютно неприемлем.

В общем, трудностей при разработке памяти и реализации ее в кремнии довольно много. Проблема состоит в том, что трудности, о которых пойдет речь ниже, присутствуют всегда и разработчику с ними приходится считаться в большей или меньшей степени. Зачастую приходится идти на компромисс…

Электромагнитная интерференция

Высокие частоты, критические условия, большие значения силы тока, прохождение и ветвление сигнальных трасс — все это способствует возникновению самого опасного "врага" цифровой электроники — ЭМИ, электромагнитной интерференции (EMI — ElectroMagnetic Interference), величина которой прямо пропорциональна произведению действующего значения силы тока на квадрат частоты: EMI=kIAf2. На практике, при коммутациях, приближающихся к порогу сверхвысоких частот (начиная с 350 MГц), зависимость больше приближается к кубической.

Существует две формы ЭМИ: общая форма излучения (CMR — Common Mode Radiation) и дифференциальная форма излучения (DMR — Differential Mode Radiation). Первая характеризует локализованные шумы относительно "земли", вносимые трассами ввода/вывода, потому как длинная сигнальная линия ведет себя как антенна. Дифференциальная форма является результатом токовых петель, формирующихся между сигнальными трассами и трассами земли. Эти петли ведут себя как магнитные антенны и полностью зависят от собственной длины, общий уровень рассеиваемой энергии которых может быть достаточен для превышения требований, выдвигаемых комитетом стандартизации электронных компонентов (FCC — Federal Communication Commette).

В результате появился ряд рекомендаций, которые необходимо выполнять для снижения уровня ЭМИ:

  • использовать сплошное заземление и питающее основание, избегая разделения трасс питания и "экрана". Разделение создает целую совокупность токовых петель, увеличивая значение общего уровня излучения. При этом стараться никогда не прибегать к взаимной направленности сигнальных трасс (особенно тактовых) с линиями заземления (экран), что создает прямые перекрестные помехи (Forward Crosstalk)
  • как можно более точно локализовать импеданс (полное сопротивление, Zo) печатных трасс, нарушение чего способствует возникновению эмиссий. Направленность сигнальных линий требует особой осторожности в их разводке, что приводит к уменьшению общих потерь уровня сигнала, его затухания, шумового фона и влияния сторонних ЭМИ
  • располагать подсистему памяти на расстоянии не менее 6.25 см (2.5 дюйма) от разного рода коннекторов ввода/вывода (т. е. последовательных, параллельных портов, разъемов под клавиатуру, монитор и т.д.). Это снижает уровень общего фона интерференции. Специальные методы изоляции также помогают решать подобные проблемы
  • использовать емкостные накопители линий питания для источника синхросигнала (внешнего или внутреннего). Размещение подобных емкостей — ключевой момент в решении проблемы уменьшения эмиссий от корпуса микросхемы тактового генератора. Все емкости должны находиться как можно ближе к выводам питания. Номиналы емкостей должны подбираться исходя из резонансной частоты тактового генератора. Например, емкость 100pF подходит для верхнего диапазона частот генератора
  • минимизировать длину сигнальных трасс, по которым распространяются большие частоты, что уменьшает размер токовых петель и влияние интерференции. Ширина трассы не влияет на ЭМИ, если речь не идет о диапазоне СВЧ — в противном случае требуются более жесткие калькуляции топологии и геометрии сигнальных трасс
  • включать в цепь формирователей синхросигналов RC-фильтры для контроля времени нарастания/спада синхроимпульса. Большие длительности фронтов являются результатом низких эмиссионных частот. Контролирование этих процессов должно происходить по возможности без нарушений общих таймингов (временных схем)
  • внимательно относиться к степени упаковки и плотности размещения внешних выводов микросхемы. Выводы питающего напряжения должны примыкать к выводам заземления. Линии питания должны локализоваться, уменьшая влияние петель питающих мощностей. Когда используется внутренняя цепь ФАПЧ для формирования синхроимпульсов, значительного снижения влияния ЭМИ можно добиться реализацией локального примыкания параллельных выводов питание-земля друг к другу
  • стараться по возможности использовать дифференциальный протокол, поскольку самое "больное" место синхросигнала — это переход между активными уровнями. В случае использования дифференциальных сигналов, можно добиться значительного улучшения таймингов памяти. Переход между логическими уровнями четко определен на пересечении (в средней точке) двух дифференциальных сигналов, каждому из которых достаточно лишь половины уровня перехода недифференциального синхроимпульса, что делает возможным минимизировать время переключения между активными уровнями
  • применять спектральную модуляцию тактового импульса (SSC — Spread Spectrum Clock), что позволяет равномерно распределить ничтожно малые значения общего фона излучения по всему частотному спектру путем модулирования сигнала в частотном диапазоне нескольких десятков килогерц (например, 30-33 КГц, как это делается в Direct RDRAM). Небольшие специфические девиации позволяют удерживать сдвиг синхросигнала по временной оси не более, чем на 1 пикосекунду (ps)
  • вводить новые сигнальные протоколы — низкий уровень сигнала, пусть даже не понижающий потребляемую мощность, снижает влияние ЭМИ

Экспериментальные данные для данного круга задач также очень важны, как поиск новых решений для уменьшения влияния электромагнитной интерференции. Иногда можно добиться существенных улучшений использованием разных тактовых синтезаторов, генерирующих опорный синхросигнал, в частности, для подсистемы памяти.

Топология печатных плат

Следующий вопрос — это правильность разводки сигнальных трасс по печатной плате будущего модуля памяти. Хотя, в принципе, эта проблема одинаково актуальна для производства материнских плат, видеоадаптеров, звуковых и интерфейсных плат, а также имеет огромное значение для культуры производства.

Например, согласно требованиям по разводке печатных плат (PCB — Printed Circuit Board) для модулей памяти, монтаж компонентов может производиться как с одной, так и с обоих сторон. Рекомендуется встречное направление минимальной и максимальной длин сигнальных трасс для улучшения условий балансировки. Емкостные и резистивные развязки для приборов DRAM должны монтироваться в непосредственной близости от энергетических выводов — один из способов уменьшения влияния дифференциальной формы ЭМИ, возникающей вокруг сигнальных трасс в виде токовых петель. Кроме этого рекомендуется по периметру модуля на внутренних сигнальных и энергетических слоях создавать экранирующие кольца как можно большей ширины, где позволяет топология.

В общем, для модулей принято разделять линии сигналов на топологические группы. Такое разделение введено потому, что разные сигнальные категории имеют собственные топологии. Если не удаляться от темы, то, например, в модуле SDR/DDR SDRAM DIMM существует пять сигнальных категорий:

  • Синхрогруппа должна разводиться, исходя из требований максимальной частоты синхронизации подсистемы памяти с минимальным перекосом, для чего ее топология электрически закольцована;
  • Группа данных основана на сбалансированной топологии типа "Т". Для нее регламентировано ограничение по нагрузке 10 Ом на вход каждой линии, где длина сигнальной трассы подразделяется на две подкатегории длин дросселей развязки: исходя из общей длины трассы между выводом микросхемы памяти и системного контроллера, рекомендуется минимальная длина на модуле DIMM и максимальная для трассы на материнской плате (согласно спецификации, максимум — 7.5 см);
  • Группа маскирования данных предусматривает топологию разветвления типа "Y" в каждом сигнальном слое (подгруппа 1) и топологию типа "звезда" (подгруппа 2);
  • Группы выбора микросхемы и разрешения синхронизации основываются на сбалансированной топологии комбинирования — "combо";
  • Группа контроля и адресации представляет сбалансированную схему двухсторонней комбинированной топологии — "double-side comb".

Данная схема является критичной, четко согласована с параметрами модуля и монтируемых микросхем памяти, и должна выполняться всеми конечными производителями. Это особенно важно, потому как от длины сигнальной трассы напрямую зависит время прохождения сигнала, откуда и могут возникать задержки распространения сигнала (Propagation Delay) и последующее "искривление" временного протокола.

Поскольку частота синхронизации внешних и внутренних цепей любого совершенствующегося DRAM-интерфейса постоянно увеличивается, особое внимание должно уделяться целостности цифрового сигнала (Signal Integrity), его логическим уровням, фоновым шумам, шумам коммутации, терминированию, топологии сигнальных трасс, рассеиваемой мощности, терморегуляции и уменьшению влияния ЭМИ. Для реализации цифрового тракта используются традиционные правила разводки печатной платы: применение стандартных FR4-материалов и ±15% допуски на обработку. Чтобы гарантировать "чистый" сигнал с фронтами менее 2 нс, проектировщики должны строго соблюдать направление сигнальных трасс, их длину, ширину, полное сопротивление и емкостные нагрузочные характеристики, устанавливаемые требованиями конкретного канала. Ширина диэлектрического слоя между сигнальным и экранирующим слоями, а так же монтажный "зазор" между приборами памяти являются наиболее важной факторизацией в сохранении канала с однородным полным сопротивлением и нагрузочными характеристиками емкостной составляющей.

Так, например, канал RAMBus был разработан, чтобы поддерживать многократно наращиваемые блоки памяти, сохраняя при этом полное сопротивление. Все сигнальные линии канала должны располагаться строго параллельно, включая синхрогруппу и трассы сигналов управления. Для обеспечения стабильности цифрового сигнала, он должен быть реализован в верхнем сигнальном слое многослойной печатной платы — здесь перекрытия сигнальных зон нежелательны, а если используются, то экономно, поскольку они достаточно сильно ухудшают качество сигнала и неблагоприятно влияют на полное сопротивление, а также задержки распространения сигнала.

Другое важное общее требование для всех модулей памяти — чередование экранирующих и сигнальных слоев, где должно выполняться условие однородности полного сопротивления согласования всех сигнальных трасс канала. В общем случае собственный импеданс — 25 Ом, а с учетом полной нагрузки на канал — 50 Ом (например, для модулей RIMM этот параметр оставит 28 Ом и 56 Ом соответственно). Как говорилось ранее, полное сопротивление линии зависит от ее ширины, толщины диэлектрических слоев и монтажного "зазора". Абсолютное значение полного сопротивления канала не столь важно, как обеспечение поперечного согласования полного сопротивления всех сигнальных линий, а также монтирующихся активных и пассивных компонентов. Минимальная длина энергетических и экранирующих трасс критична в решении задачи уменьшения эффектов возникновения индуктивности и ее контроля — слишком большое значение индуктивности линии будет увеличивать соотношение di/dt и, следовательно, мешать при необходимости быстро уменьшить потребляемый ток и "погрузиться" в режим экономии энергии.

Упаковка микросхем

Этот вопрос не является последним по важности, поскольку для увеличения частоты функционирования памяти и (или) увеличения разрядности микросхемы, а также введения дополнительных сигналов (сигнальных групп) необходимо увеличивать количество выводов. В этом отношении потенциал корпусов типа TSOP (Thin Small Outline Package) можно считать исчерпанным, поскольку они обладают довольно низкой помехозащищенностью, и крайне ограниченной возможностью наращивания числа выводов, принимая во внимание непропорциональное увеличение габаритных размеров корпуса. При рассмотрении же проблемы значительного увеличения частоты синхронизации микросхемы в корпусах TSOP выявляются серьезные недостатки: очень сильное влияние общего шумового фона (достаточно вспомнить о сильнейшем возрастании уровня ЭМИ), длинна и расположение сигнальных выводов (критично для больших частот), материал и технология производства данного типа корпуса.

В связи с этим, комитетом по стандартизации EIAJ в 1997 году для микросхем памяти был стандартизирован корпус µBGA (микро-матрица шариковидных выводов). Этот корпус имеет очень много достоинств: малые габаритные размеры (например, базовый корпус: габаритные размеры — 8х12 мм, расстояние между выводами — 0.75 мм), большие возможности потенциального увеличения количества выводов (базовый корпус при матрице 8х15 имеет 120 выводов), чрезвычайно высокая помехозащищенность (специализированный корпус с высоким показателем диэлектрической проницаемости eЭФ), применение специальных методов заливки эпоксидами, введение инкапсулирующих (герметизирующих) и жестких колец, жесткого основания и специализированного защитного кожуха для обеспечения эффективного отвода тепла. Способ монтажа микросхемы уменьшает влияние сторонних ЭМИ (от других компонентов) на собственные выводы до минимума.

Так, например, для Direct RDRAM предусмотрены два корпуса монтажа типа CSP (Chip Scale Package), использующие упаковку µBGA: 54-выводной прибор EBD (Edge-Bonded Device) для 64/72 Mбит-микросхем, и 74-выводная микросхема CBD (Center-Bonded Device) для 128/144 и 256/288 Mбит-приборов.

Поэтому, переход на корпус µBGA обеспечивает стабильные электрические характеристики при большой частоте синхронизации (корпус сертифицирован для применения в нижнем диапазоне СВЧ при критических условиях), чрезвычайно высокую помехозащищенность, большой запас по наращиванию числа выводов при незначительном увеличении габаритных размеров и т.д. Обратной же стороной медали является цена, несколько большая чем у корпусов типа TSOP, что объясняется более высоким уровнем технологии производства.

Сигнальный протокол

Разделение данных вопросов на "первый", "второй" и т.д. сугубо субъективное, поскольку все они чрезвычайно актуальны и неразрывно связаны друг с другом. В корне рассматриваемой проблемы стоит непосредственно электрический протокол, потому как именно от него отталкивается разработчик. Как уже было сказано, эффективность любого протокола состоит в конечных значениях логических уровней (напряжение, соответствующее логическому "0" и "1") и размахе (разности между уровнями логического "0" и "1"). Если на первый параметр влияет технология изготовления кристалла и используемая структура шины, то от второго параметра напрямую зависит быстродействие. Уменьшая напряжение логических уровней, мы добиваемся уменьшения потребляемой и рассеиваемой мощности. Уменьшая второй параметр, мы уменьшаем время, требуемое на переключение транзистора — следовательно, увеличиваем быстродействие. Разделение сигналов на группы по логическим уровням способствует уменьшению влияния ЭМИ и повышению эффективности протокола. Например, технология Rambus основана на новом электрическом интерфейсе RSL (Rambus Signaling Levels), дающем возможность получить результирующую частоту 800 MГц и использовать отдельно стандартный CMOS-интерфейс сигналов ввода-вывода управления ядра ASIC. Высокоскоростной протокол сигналов RSL использует низковольтный размах номинальных напряжений логического "0" (1.8 В) и логической "1" (1.0 В) с разностью 800 мВ. За счет внешнего опорного напряжения стандартного CMOS-интерфейса, логические значения "0" и "1" представляются как 2.5 В и 1.7 В соответственно, т.е. размах составляет все те же 0.8 В. Для стандартных модулей SDR/DDR SDRAM DIMM используется низковольтная транзисторно-транзисторная логика 3.3V-LVTTL (Low Voltage Transistor-Transistor Logic) с интерфейсом 3.3 В, а для некоторых современных вариантов SDR/DDR PC133 и Registered DIMM намечается скорый переход с применением более совершенного варианта терминирующей логики — SSTL_3 (Stub Series Terminated Logic) с последующим переходом на SSTL_2.

Следующим шагом, направленным на уменьшение задержек, связанных со временем переключения транзистора между активными логическими уровнями, является введение дифференциального протокола — переключение между уровнями логического "0" и "1" происходит не по достижении конечного значения напряжения, а несколько ранее. Введение же линии опорного напряжения помогает осуществлять прецизионный контроль за возможными амплитудными девиациями протокола. Например, в RSL, при использовании линии опорного напряжения 1.4 В, уровень логической "1" соответствует промежутку 1.2-1.0 В, а уровень логического "0" — 1.6-1.8 В. Поэтому значение 1.2 В можно считать "1", а уровень 1.6 В — "0", причем реальная логическая дискретность теперь составляет всего-навсего 0.4 В. Контрольным порогом срабатывания является точка пересечения реального и дополняющего сигналов (VX — cross-point), уровень которой составляет 50% от разности уровня опорного напряжения и порога переключения между активными уровнями, оговоренных сигнальным протоколом. Данная псевдодифференциальная схема позволяет не только компенсировать задержки на переключение, но и значительно снизить влияние ЭМИ за счет уменьшения длительности шума коммутации сигнала.

Примеры сигнальных интерфейсов памяти
Параметр 3.3V-LVTTL 2.5V-RSL 1.8V-RSL SSTL_2.5 SSTL_3
Результирующее напряжение 3.3 В 2.5 В 1.8 В 1.1 В 1.5 В
Опорное напряжение Нет 2.0 В 1.4 В 1.1 В 1.5 В
Перекос пиков по протоколу 3.3 В 1.0 В 0.8 В 1.6 В 1.6 В
Низкий уровень на выходе 2.4 В 2.5 В 1.8 В 1.9 В 2.3 В
Высокий уровень на выходе 0.4 В 1.5 В 1.0 В 0.3 В 0.7 В
Низкий уровень на входе 2.0 В 2.55 В 1.6 В 1.3 В 1.7 В
Высокий уровень на входе 0.8 В 1.85 В 1.2 В 0.9 В 1.3 В
Разность уровней на входе 1.2 В 0.7 В 0.4 В 0.4 В 0.4 В

Так, в отличие от протокола EDO DRAM (5V-LVTTL), SDRAM (3.3V-LVTTL) и DDR SDRAM (SSTL_2.5), сигнальные линии RDRAM (RSL) параллельно терминированы к уровню высокого напряжения (HVR — High Voltage Rail), который канал интерпретирует как логический "0", и к уровню низкого напряжения (LVR — Low Voltage Rail) — логическая "1". Таким образом, используя инверсную логику, при передаче нулей прибор RDRAM абсолютно не потребляет ток. Чтобы вывести все единицы, микросхема потребляет требуемое количество тока от собственного текущего состояния, генерируя напряжение, соответствующее низкому уровню. Этот метод терминирования учитывает минимальную типичную рассеиваемую мощность ввода/вывода при передаче случайных логических уровней в/из микросхемы памяти. Сигнальный интерфейс канала приема/передачи также требует терминирующего (VTERM) и опорного (VREF) напряжений для согласования протоколов, оба которых могут быть сгенерированы одним-единственным источником — регулятором напряжения (Voltage Generator) системы.

Как обычно, для развязки экранирующих и энергетических зон используются последовательно 100nF высокочастотные проходные конденсаторы (Bypass Capacitor), и параллельно блокировочные (сглаживающие, шунтирующие) емкости (Bulk Capacitor) больших номиналов — 1 µF и 100 µF. Терминирующие резисторы должны быть согласованы с полным сопротивлением канала — обычно 25 Ом и 50 Ом. Типы упаковки применяемых сопротивлений могут быть поверхностными (SMD — Surface Mount Device) или дискретными (DMD — Discrete Mount Device) — типа 0603 или 0805. Номиналы, большие, чем 0805, применять не рекомендуется, поскольку на высоких частотах их собственная индуктивность делает использование данного типа неэффективным.

Оценить перспективность рассматриваемых современных протоколов можно также при помощи конкретных фактов. Для логики 1.8V-RSL выходная мощность на одном выводе, при условии, что контроллер записывает все "1" (максимальная нагрузка) составит 16 mW на трассу, при условии записи всех "0" (минимальная нагрузка) — 0 mW на трассу, при случайной записи "0" и "1" (средняя мощность) — 8 mW.

При аналогичных условиях, принимая во внимание, что суммарная емкостная нагрузка составляет 20 pF (5pF на вывод контроллера, 5 pF на трассу и 10 pF на два вывода микросхемы памяти) на одну линию "контроллер-микросхема" и частота коммутации системной шины составляет 100 МГц, используя LVTTL-протокол, имеем: 10.9 мВт при максимальной нагрузке, 0 мВт при минимальной нагрузке, средняя мощность — 5.5 мВт.

Для протокола SSTL_2 данные параметры составят: 16 мВт при максимальной нагрузке, при минимальной нагрузке — 14.2 мВт и средняя мощность — 15.1 мВт.

Как обычно, для развязки экранирующих и энергетических зон используются последовательно 100nF высокочастотные проходные конденсаторы (Bypass Capacitor), и параллельно блокировочные (сглаживающие, шунтирующие) емкости (Bulk Capacitor) больших номиналов — 1 µF и 100 µF. Терминирующие резисторы должны быть согласованы с полным сопротивлением канала — обычно 25 Ом и 50 Ом. Типы упаковки применяемых сопротивлений могут быть поверхностными (SMD — Surface Mount Device) или дискретными (DMD — Discrete Mount Device) — типа 0603 или 0805. Номиналы, большие чем 0805, применять не рекомендуется, поскольку на высоких частотах их собственная индуктивность делает использование данного типа неэффективным.

Типичные и критические уровни сигналов, присутствующие на выводах микросхем, являются промежуточными относительно LVTTL и SSTL уровней. Масштабное появление протоколов разновидностей SSTL и LVTTL существует там, где номиналы резисторов могут быть уменьшены или полностью удалены, как таковые, однако эти модификации имеют довольно небольшое значение запаса времени (Timing Margins) и препятствуют переходу на более совершенные высокочастотные разработки и проекты. Маломощный интерфейс DRAM при более эффективной ширине полосы пропускания представляет разработчикам высокую гибкость, низкий уровень рассеиваемой мощности и переход на принципиально новые технологические процессы производства чипов и методы упаковки микросхемы.

Поэтому, например, в некоторых высокоэффективных версиях контроллера Rambus (RMC — Rambus Memory Controller), использование данной технологии позволяет отказаться от специализированного жаростойкого корпуса. Чтобы уменьшить потребляемую мощность и, как следствие, уровень рассеиваемого тепла, микросхемы Concurrent и Direct RDRAM имеют собственные внутренние "интеллектуальные" блоки управления питанием и рекалибровки цепей, что повышает эффективность их использования, создает все условия для максимальной экономии потребляемой энергии и уменьшает влияние 3s-вариаций.

Отдельного упоминания заслуживает принципиально усовершенствованный многоуровневый RSL сигнальный протокол QRSL (Quad RSL), основанный на использовании кода Грэя (Gray). Смысл его применения сводится к тому, что удвоить пропускную способность можно не только временным "уплотнением" сигналов данных относительно синхросигнала, где нарастающий и спадающие фронты являются старт-позициями для приема-передачи бита данных (технология DDR: DDR SDRAM, RDRAM, SLDRAM, RLDRAM), а и кодированием логических состояний. При этом совместимость по уровням с протоколом RSL_1.8 полностью сохраняется, но добавляются еще два промежуточных для кодирования двухбитных последовательностей. Теперь логические уровни выглядят следующим образом: 00 — 1.8 В (VTERM), 01 — 1.53 В, 11 — 1.27 В, 10 — 1.00 В. Поскольку высокоточные логические уровни требуют обязательного присутствия линий контроля девиаций, то помимо уже имеющегося в RSL основного VREF=1.4 В (теперь 01-11), в QRSL введены еще два дополнительных уровня опорного напряжения: VREFH=1.67 В (00-01) и VREFL=1.13 В (11-10) — так называемые псевдодифференциальные приемники с тремя различными точками входа опорного напряжения. Таким образом, уплотнение приема-передачи данных можно добиться и методом кодирования последовательностей. Иными словами, при использовании SDR-интерфейса сигнала с применением протокола QRSL можно добиться фактического удвоения пропускной способности. Если использовать еще и DDR-интерфейс, то можно получить 4bit "отдачу" за один такт. Теперь при разности верхней и нижней точки в 800 мВ, разность между соседними логическими уровнями составляет около 267 мВ. При этом импеданс разрабатываемой системы должен составлять нестандартные 40W. Естественно, что такая модификация потребует некоторых дополнений в общий интерфейс подсистемы — это и терминирование строго в один конец (применяется еще с момента RSL), и новые цепи управления (Driver) и приема (Receiver), включающие интегрированные приемники, и общий дифференциальный синхросигнал, четко синхронизирующий данные на одинаковой с RSL частоте, и, наконец, общий двунаправленный канал. Несмотря на всю свою привлекательность, новая разработка ориентирована в первую очередь на игровые приставки и аркадные автоматы, однако не исключена возможность использования данной технологии в подсистемах ПК с замкнутым циклом синхронизации без возможности модульного расширения — например, в видеоадаптерах.

Наконец, как пример современной концепции протоколов, рассмотрим двухуровневую логику Quad Seri-alizer/Deserializer (Q-SerDes), которая относится скорее к коммуникационным протоколам и предназначена для соединений типа "чип-чип" или соединений второго плана (BackPlane Interconnect), поддерживая интерфейс Plesichronous- и Mesochronous-систем. Это дает возможность, например, реализации скоростной магистрали для многочиповых решений — соединение нескольких ядер управления для расширения количества поддерживаемых каналов, и, как результат, подключаемых модулей памяти. Однако, как считает Rambus, данный протокол найдет свое применение, в основном, в сетевом оборудовании.

Аппаратным "сердцем" протокола является масштабируемое четырехканальное библиотечное макроядро (QRSC — Quad Rambus SerDes Cell), принадлежащее семейству специфических интегрированных цепей (ASIC) — прямой аналог макроядра интерфейса RDRAM (RAC), содержащий четыре передающих и четыре приемных канала, каждая линия которых отдельно терминирована к интегрированной в чип параллельной нагрузке 50-75 W. Новейшая технология интеграции макроядра последовательных коммуникаций RSC (Rambus SerDes Cell) предоставляет возможность асинхронного обмена данными между двумя управляющими контроллерами с обеспечением минимального уровня рассеиваемой мощности. К основным особенностям этого протокола относятся: реальный дифференциальный низковольтный программируемый размах логических уровней (±500 мВ), программируемый последовательный токовый передатчик, цепи управления текущего контроля состояния выходов, установка значения выходного тока при помощи внешнего опорного резистора, контроль девиации импеданса канала 50W дифференциально (20 мА драйвера), кодирование/декодирование данных строго по тактовому импульсу по схеме типа 8В/10В. Независимые блоки ре-калибровки синхронизации приемо-передатчиков, содержащие последовательные цепи обратной связи, постоянно отслеживают различные факторы девиации синхросигнала, "перестраивая" его, и поддерживают режим задержки "линковки" приемных (RX) и передающих (TX) каналов с интервалом, менее чем 5 нс. Кроме этого подразумевается строго однонаправленное соединение топологии типа "точка-точка", передающие множественные биты, применение действительно реальной дифференциальной логики, где используется два вывода для приемника и передатчика на один сигнал. Независимые источники передающих (CFM-аналог) и приемных (CTM-аналог) синхросингалов не обязательно должны генерировать строго одинаковые синхроимпульсы, однако они должны использовать как можно меньший временной "разброс". Так, Q-SerDes, в отличие от остальных протоколов, использует внутренние задатчики частоты (Embedded Clock Source) со значениями 250 MГц или 312.5 MГц. При этом достигается пропускная способность в 250 Mбит/с или 312.5 Mбит/с на один вывод. Однако, с учетом параллельного интерфейса соединения приемо-передатчиков, передающих 10bit кодированные данные на сдвиговые регистры, пропускная способность возрастает в 10 раз.

Терминирование, ставшее обязательным в современных ВЧ-проектах, в данном случае имеет внутреннюю программируемую реализацию посредством ранее упомянутого внешнего опорного резистора.

Различия между протоколами класса ASIC
Параметр RSL QRSL Quad SerDes
Область применения Основная подсистема Малая подсистема "Чип-чип"
Тип соединения Двунаправленная шина Двунаправленная шина "Точка-точка"
Пропускная способность 1.6 Гбайт/с (16bit, 800 MГц) 3.2 Гбайт/с (16bit, 800 MГц) 3.125 Гбит/с*
Число используемых микросхем 32 подчиненных 4 подчиненных 2 основных
Полная длина магистрали связи ~20 дюймов ~4 дюйма ~30 дюймов
Класс и тип протокола
ASIC, псевдодиф-
ференциальный
ASIC, псевдодиф-
ференциальный
ASIC, реальный дифференциальный
Перекос основных уровней 800 мВ 800 мВ ±500 мВ**
Количество логических уровней 2 4 2
Частота синхронизации канала 400 MГц 400 MГц 250 или 312.5 MГц
Полное сопротивление канала 28-40 W *** 40W 50-75 W внутренние
Примечания: * — Указано для 4-х соединений (пар). Интерфейс использует дифференциальные пары выводов на одно соединение и данные кодируются как 10bit на каждые 8bit передачи, что дает 2.5 Гбит/с на одну пару
** — Два переключающихся состояния по 500 мВ каждое, представляющие собой дифференциальные (относительно передатчика) IV-входы, игнорирующие потери
*** — В зависимости от количества используемых микросхем и общей нагрузки.

Переход на такого рода сигнальные протоколы сопряжен с проблемами технологического характера: понижение питания означает переход на другую норму производства кристаллов, что предусматривает переоснащение производственных мощностей. Как следствие этого, требуется специализированная аппаратура для контроля над операциями, осциллоскопы для снятия тайминговых характеристик "зондируемого" чипа и специальные имитаторы критических условий. Большое значение имеет время "зондирования", поскольку для его уменьшения потребуется либо большое количество осциллоскопов, либо специально разработанные серийные тестеры, что, в конечном итоге, также означает удорожание конечного продукта. Кроме этого, новая технология производства должна быть освоена и технически реализуема, что предполагает как можно больший процент выхода годных с одной пластины, а значит — высокоточный контроль и чрезвычайно высокую культуру производства. Наконец, введение в интерфейс DRAM дополнительных сигналов тестирования, управления и контроля, присутствие которых неизбежно в современных ВЧ-проектах, увеличивает сложность конечного изделия, а значит в очередной раз цену, которую мы платим за преодолеваемые трудности…

Литература

  1. AP-589, Design For EMI
  2. The Rambus Systems Test and Measurement Guide: Verifying, Characterizing, and Debugging
  3. PC SDRAM Unbuffered DIMM Specification
  4. PC SDRAM Specification
  5. PC100 SDRAM Component Testing Summary
  6. Direct Rambus RIMM Module Design Guide
  7. 256/288-Mbit Direct RDRAM
  8. ANSI Y14.5M-1994, Routing Rules of PCB Traces & Mounting Components
  9. Direct Rambus Package Selection Guide
  10. Direct Rambus System and Board Design Considerations
  11. Designing a Multimedia Subsystem with Rambus DRAMs
  12. CSP Die Shrink Solution for Memory Devices
  13. EIAJ Standards for micro-BGA Package
  14. Direct Rambus ASIC Package Selection Guide
  15. Knowledge Based Reliability Evaluation of New Package Technologies Utilizing Use Conditions
  16. Base/Concurrent Rambus Layout Guide
  17. EIA/JESD8-2, Standard for Operating Voltages and Interface Levels for Low Voltage Emitter-Coupled Logic (ECL) Integrated Circuit
  18. EIA/JESD8-4, Center-Tap-Terminated (CTT) Low Level, High-Speed Interface Standard for Digital Integrated Circuit
  19. EIA/JESD8-5, 2.5V±0.2V (Normal Range), and 1.8-2.7V (Wide Range) Power Supply Voltage and Interface Standard for Non-Terminated Digital Integrated Circuit
  20. EIA/JESD8-6, High Speed Transceiver Logic (HSTL) a 1.5V Output Buffer Supply Voltage Based Interface Standard for Digital Integrated Circuit
  21. EIA/JESD8-7, 1.8V±0.15V (Normal Range), and 1.2-1.95V (Wide Range) Power Supply Voltage and Interface Standard for Non-Terminated Digital Integrated Circuit
  22. EIA/JESD8-8, Stub Series Terminated Logic For 3.3 Volts (SSTL_3)
  23. EIA/JESD8-9, Stub Series Terminated Logic For 2.5 Volts (SSTL_2)
  24. EIA/JESD8-A (B), Interface Standard for Nominal 3/3.3 V Supply Digital Integrated Circuit
  25. Rambus Signaling Technologies: RSL, QRSL and SerDes Techologies Overview
  26. New Signaling Meets Tomorrow's Bandwidth Requirements
  27. Quad 3.125Gbps Rambus SerDes Cell
  28. Bypass Capacitor Selection for High-Speed Designs
  29. Quality and Reliability System




Дополнительно

Нашли ошибку на сайте? Выделите текст и нажмите Shift+Enter

Код для блога бета

Выделите HTML-код в поле, скопируйте его в буфер и вставьте в свой блог.