В рамках очередного российского Форума Intel для разработчиков, проводимого в Москве 19-20 октября, наряду с общей презентацией новых полупроводниковых технологий Intel был представлен отдельный технический доклад Джоша Волдена (Josh Walden) под названием «Технология Intel с разрешением 65 нанометров: воплощая закон Мура для ограниченного энергопотребления». Докладчик, руководитель лаборатории Fab24, расположенной в Лейкслип, Ирландия, ознакомил слушателей с текущим положением дел Intel в области полупроводниковых технологий и изложил планы корпорации на ближайшее будущее, которые включают в себя создание и выпуск в 2005 году микропроцессоров по 65-нм технологии, получившей свое воплощение уже сегодня в виде тестовых микросхем кэш-памяти (SRAM), насчитывающих более 0.5 млрд. транзисторов и производимых на 300-мм подложках. Ниже мы подробно изложим и проанализируем основные технические моменты, которые были представлены на этом докладе, а также сделаем краткий экскурс в ближайшее будущее полупроводниковых технологий корпорации.
Современное состояние полупроводниковых технологий Intel: 90-нм технологический процесс
Прежде всего остановимся на текущем положении дел корпорации в области полупроводниковых и микропроцессорных технологий, поскольку новый 65-нм технологический процесс во многом является развитием идей, заложенных в реализации нынешнего поколения 90-нм микропроцессоров. Итак, перечислим ключевые моменты современной 90-нм технологии.
1. Технология напряженного кремния
Пожалуй, на сегодняшний день это наиболее известная «в массах» технология, отличающая 90-нм технологический процесс Intel от предыдущих. Она направлена на решение одной из важнейших задач микропроцессорной индустрии — увеличения скорости работы транзисторов, образующих ядро процессора. Ее принцип заключается в растяжении (в случае транзисторов NMOS) или сжатии (для транзисторов PMOS) правильной кристаллической решетки кремния — материала канала полевого транзистора, что приводит к увеличению электронно-дырочной проводимости, т.е. ускорению прохождения электрического тока через канал за счет снижения его сопротивления (до 30% на PMOS-транзисторах и до 10% на NMOS-транзисторах). В свою очередь, за счет этого увеличивается скорость переключения транзисторов, что выражается в конечном виде возможностью увеличения тактовой частоты процессора (учитывая, что ядро микропроцессора представляет собой CMOS-решение, т.е. сочетание PMOS и NMOS-транзисторов, в среднем следует ожидать до 20% ее увеличения). Сжатие или растяжение правильной структуры кристаллической решетки кремния в общем случае является ее «напряжением», что и отразилось в названии данной технологии.
 |  |
Технология напряженного кремния Intel. Слева — сжатая кристаллическая решетка кремния PMOS-транзисторов и растянутая кристаллическая решетка кремния NMOS-транзисторов; справа — течение тока через правильную и напряженную кристаллическую решетку кремния.
2. Усовершенствованные транзисторы
Существенной составляющей 90-нм технологического процесса Intel является использование миниатюрных, высокопроизводительных транзисторов, обладающих низким энергопотреблением и работающих при уменьшенном питающем напряжении (~1.2 В). Транзисторы характеризуются 50-нм толщиной затвора, изготавливаемого из поликристаллического кремния с применением покрытия из силицида никеля (NiSi) — материала, обладающего более низким линейным электрическим сопротивлением по сравнению с используемым ранее дисилицидом кобальта (CoSi2) в областях длин затвора менее 100 нм. Толщина диэлектрического оксидного слоя затвора в 90-нм транзисторах составляет 1.2 нм, последний изготавливается из обычного диоксида кремния (SiO2), который хорошо зарекомендовал себя на протяжении последних 30 лет в качестве материала для данного компонента транзисторов, прежде всего, вследствие простоты его изготовления (оксидный слой изготавливается прямо «на месте», т.е. в процессе производства транзисторов, посредством термического окисления поверхности подложки). Помимо этого, применение данного материала предоставляет возможность дальнейшего увеличения скорости работы транзисторов посредством сокращения толщины образуемого им изолирующего слоя (разумеется, лишь до некоторого предела, о чем пойдет речь ниже).
 |  |
90-нм транзисторы. Слева — общий вид транзисторов; справа — оксидный слой затвора.
3. 7-слойные межтранзисторные соединения
Нынешний технологический процесс включает в себя использование 7-слойных медных соединений высокой плотности, приводящее к снижению общей стоимости продукции, а также нового типа диэлектрика с низкой диэлектрической константой (low-k), представляющего собой нитрид кремния (SiN) в сочетании с оксидным материалом (точный состав которого не раскрывается), допированным углеродом (carbon-doped oxide, CDO). Это позволяет снизить «межконтактную» емкость на 18-20% по сравнению с применяемым в 130-нм техпроцессе оксифторидом кремния (SiOF), что ускоряет «внутричиповую» коммуникацию и снижает потребляемую чипом мощность.
 |  |
90-нм межтранзисторные соединения. Слева — общий вид соединений; справа — строение диэлектрической прослойки.
4. 300-мм производственные подложки
В производстве чипов по 90-нм технологическому процессу Intel используются только 300-мм подложки, производимые в больших объемах тремя крупнейшими 300-мм фабриками: D1C в Хилсбро, Орегон, F11X в Альбукерке, Нью Мехико и F24 в Лейкслип, Ирландия. Изготовление чипов осуществляется по методологии точного копирования («Copy Exactly!»), позволяющей увеличить выход годных чипов и эффективность производства последних. Основная экономическая выгода является следствием соотношения размера кристалла к размеру подложки, которое при переходе от 130-нм технологии, производимой на 200-мм подложках, к 90-нм технологии на 300-мм подложках уменьшается примерно в 2.5 раза. Помимо экономической выгоды, 300-мм производство вследствие этого же соотношения является и более безопасным по отношению к окружающей среде.
Итак, мы рассмотрели основные моменты, отличающие современный 90-нм технологический процесс от прошлых и позволяющие достичь большую производительность конечного изделия, с одной стороны, и большую экономическую выгодность и экологическую безопасность его производства — с другой. В заключение напомним, что рассматриваемый техпроцесс успешно получил свое воплощение в виде процессорных ядер Prescott и Dothan, анонсированных Intel 2 февраля и 10 мая 2004 года, соответственно.
Микропроцессорные ядра, выпускаемые по 90-нм технологическому процессу.
Ближайшее будущее полупроводниковых технологий Intel: 65-нм технологический процесс
Вслед за рассмотрением современного состояния отрасли, вполне логично перейти к рассмотрению нового 65-нм технологического процесса, реализация которого продемонстрирована уже сейчас на примере 70-мегабитных тестовых образцов кэш-памяти SRAM с размером ячейки 0.57 мкм2, а его внедрение в микропроцессорное производство ожидается в 2005 году. Как обычно, начнем с ключевых моментов, которые в существенной степени аналогичны рассмотренным выше для 90-нм техпроцесса. Тем не менее, важно отметить, что представленная ниже информация носит в некотором роде «предварительный» характер, поскольку более расширенная презентация 65-нм технологического процесса будет проведена примерно через 1.5 месяца, на встрече IEEE International Electron Devices, которая состоится в Сан-Франциско 12-15 декабря 2004 года.
1. Усовершенствованная технология напряженного кремния
Технология напряженного кремния, применяемая Intel начиная с рассмотренного выше 90-нм технологического процесса, в 65-нм техпроцессе получает свое дальнейшее развитие. За счет применения более сильной технологии «напряжения» кремниевого канала, в новом технологическом процессе достигается дальнейшее увеличение скорости переключения транзисторов за счет возрастания тока активности (ID, или ION) на 10-15% при сохранении практически на постоянном уровне тока утечки через оксидный слой затвора (IGate). Общий выигрыш по тактовой частоте в результате применения улучшенной технологии напряженного кремния второго поколения, согласно Intel, составит величину порядка 30% (по сравнению с «ненапряженным» кремнием).
2. Новые 65-нм транзисторы
Транзисторы, изготавливаемые по 65-нм технологическому процессу, характеризуются дальнейшим уменьшением длины никель-силицидированного поликремниевого затвора до 35 нм при одновременном сохранении толщины оксидного слоя затвора на уровне 1.2 нм. Последнее обстоятельство является причиной сохранения тока утечки на прежнем уровне, а комбинация этих фактов уменьшает емкость затвора (CGate) до 20%, что ведет к снижению потребляемей чипом «активной» мощности. Тем не менее, не следует забывать о такой важной характеристике полевого транзистора, как ток покоя (IOFF) — ток, проходящий от истока к стоку в режиме «бездействия» транзистора, возникновение которого связано с частичным «пробоем» материала канала затвора, а также материала подложки. В новейшей презентации 65-нм технологии не встречается ни единого упоминания этого, достаточно принципиального момента, вернее, по всей видимости, в представленных диаграммах IOFF просто… незаметно подменяется величиной IGate! В то же время, из литературных данных хорошо известно, что уменьшение длины затвора непременно влечет за собой увеличение силы тока IOFF, что, кстати, не отрицает и сама Intel в ряде других презентаций.
 | |
 |  |
Проблема утечки тока в состоянии покоя (IOFF). Сверху — пояснение сути проблемы. Снизу — соотношение ION / IOFF для 90-нм и 65-нм транзисторов, по данным последней презентации 65-нм технологии (слева) и зависимость силы тока IOFF от размера канала затвора, по данным презентации «транзисторов будущего» Intel (справа). Несоответствие данных по IOFF, взятых из двух разных презентаций одной и той же компании, как говорится, «налицо».
Среди дополнительных новшеств, реализованных в 65-нм транзисторах, прежде всего следует отметить снижение уровня питающего напряжения до 1.0 В, что положительно сказывается на величине рассеиваемой ими мощности. С точки зрения используемых материалов, в новом техпроцессе, можно сказать, завершен переход на использование силицида никеля (NiSi) в качестве единого материала для изготовления как затворного покрытия, так и покрытия истока и стока транзистора, что приводит к снижению электрического сопротивления последних и дополнительному снижению потребляемой мощности. Наконец, контактная длины затвора в новом техпроцессе уменьшена до 220 нм, что позволяет обеспечить более высокую плотность компоновки элементов чипа.
Проблема увеличения электрического сопротивления материала истока и стока при уменьшении размера. Ее решение в 65-нм технологическом процессе представляется в виде применения силицида никеля (NiSi) для изготовления покрытия данных компонентов транзистора наряду с покрытием затвора.
3. 8-слойные межтранзисторные соединения
Новый технологический процесс также вносит изменения в схему изготовления соединительных участков. Прежде всего, добавлен еще один, восьмой металлический (медный) слой, обеспечивающий дальнейшие увеличение плотности контактов и скорости распространения электрических сигналов. В качестве диэлектрика по-прежнему используется low-k оксидный материал, допированный углеродом (CDO), но отмечается, что технология его изготовления была улучшена по сравнению с текущим 90-нм техпроцессом. Применение подобного материала в сочетании с новой методикой 0.7-кратного масштабирования линий медных соединений приводит к дальнейшему снижению «межконтактной» емкости, которое, как было отмечено в предыдущем разделе, приводит к снижению мощности, рассеиваемой на межтранзисторных соединениях.
65-нм межтранзисторные соединения. Общий вид и краткое описание технологии их изготовления.
4. 0.57-мкм2 ячейки SRAM, транзисторы «режима сна»
Использование 65-нм технологического процесса в производстве 4-Мбитных чипов статической памяти (SRAM) было впервые анонсировано Intel еще в ноябре 2003 года. В дальнейшем компании удалось произвести полностью функциональные 70-Мбитные SRAM-чипы по этому техпроцессу, обладающие сравнительно малой площадью кристалла — 110 мм2. Очевидно, что изготовление чипов статической памяти, обладающих малой площадью и высокой емкостью существенно для интеграции больших объемов кэш-памяти в ядро процессора, что в большинстве случаев положительно сказывается на производительности готового конструктивного решения в реальных приложениях.
 |  |
65-нм чипы статической памяти (SRAM). Слева — вид чипа и его технические характеристики; справа — энергосберегающие свойства чипа, связанные с применением «транзисторов режима сна»
Ячейка 65-нм SRAM-чипа представляет собой упаковку из 6 транзисторов (технология 6T) и занимает площадь 0.57 мкм2 (для сравнения, 90-нм кэш-память SRAM имеет площадь 6T-ячейки 1.0 мкм2) и характеризуется сравнительно низким статическим шумовым порогом (Static Noise Margin, SNM), позволяющим оперировать устройству при напряжениях вплоть до 0.7 В.
Как отмечается в презентации 65-нм технологии, важным отличием новых 65-нм чипов SRAM является использование так называемых «транзисторов режима сна», контролирующих течение тока к субмассивам ячеек SRAM в зависимости от их состояния (подача напряжения к данному набору ячеек отключается при его бездействии, и включается при осуществлении обращения к одному из элементов этого набора). Очевидно, что следствием применения «транзисторов режима сна» является значительное сокращение потребления электроэнергии подсистемой кэш-памяти процессора, что особенно важно для мобильных устройств. Несмотря на то, что данная технология считается отличительной особенностью именно 65-нм устройств статической памяти, нельзя не заметить, что подобная (мы не утверждаем, что именно такая) технология, на самом деле, уже давно реализована и используется еще со времен 130-нм мобильных процессоров Pentium M с ядром Banias, умеющих «усыплять» неиспользуемые участки своего L2-кэша.
5. 300-мм производственные подложки
В производстве 65-нм чипов используются те же самые 300-мм подложки, применяемые в производстве текущего поколения 90-нм ядер процессоров. Опытное производство самих 65-нм устройств в настоящее время осуществляется на фабрике D1D в Хилсбро, Орегон, где и был разработан данный технологический процесс.
Основные задачи ближайшего будущего полупроводниковых технологий Intel
Рассмотрев 65-нм технологический процесс, каким его представляет себе корпорация Intel, перейдем теперь к более общему рассмотрению технологических проблем и задач, решение которых необходимо для воплощения данного и последующих, еще «меньших» с точки зрения размера транзистора технологических процессов. Ведь не зря прошедшая на IDF 2004 Russia презентация 65-нм технологии, можно сказать, была открыта лозунгом «Масштабирование становится все сложнее по мере уменьшения размеров». Задачи и их решения можно разделить на две категории — технологические и литографические.
 |  |
 | |
Технологические задачи будущего полупроводниковых технологий Intel и их решение (сверху). Возрастание плотности тепловой мощности микропроцессоров по мере совершенствования технологического процесса (снизу) — просто интересная аналогия между процессорами, атомными реакторами, соплами ракет и поверхностью звезд, случайно найденная автором в одной из презентаций Intel…
Технологические задачи
Каковы же основные технологические задачи будущего полупроводниковых технологий? Среди важнейших, Intel отмечает следующие: производительность (очевидно, имея в виду все большую и большую трудность столь любимых ими «наращивания частоты» или «погони за гигагерцами»), проблема снижения тока утечки и «цены» дальнейшего увеличения полезной мощности (увеличения соотношения ION / IOFF).
| Размер транзистора | Проблемы | Решения |
|---|---|---|
| 90-65 нм | Производительность | Напряженный кремний, силицид никеля (NiSi), low-k диэлектрик (CDO) для соединений |
| 65-45 нм | Ток утечки | high-k диэлектрик в качестве изолирующего слоя затвора |
| 45-30 нм | Полезная мощность | Трехзатворные (tri-gate) транзисторы |
Из представленной таблицы видно, что проблему «производительности», отнесенную к области 90-65-нм технологических процессов, можно считать уже решенной: в микропроцессорах настоящего и будущего успешно применяются и будут применяться «напряжение» кремния, силицид никеля в качестве материала покрытия затвора (а также покрытия истока и стока), диэлектрик CDO с низкой диэлектрической константой (low-k) для изоляции медных соединений и снижения «межконтактной» емкости. В связи с этим, интереснее будет подробнее остановиться на второй проблеме, относящейся к не столь уж и отдаленному будущему — проблеме тока утечки, а проблему полезной мощности и технологию трехзатворных транзисторов пока отложим до наших следующих публикаций подобного рода.
Проблема тока утечки
Как уже отмечалось выше при рассмотрении современного 90-нм и будущего 65-нм технологических процессов, в качестве материала диэлектрического слоя затвора вот уже на протяжении 30 лет используется диоксид кремния (SiO2), главным образом, благодаря возможности увеличения скорости работы транзисторов посредством сокращения толщины образуемого им изолирующего слоя. Тем не менее, дальнейшее сокращение толщины оксидной прослойки (а толщина 1.2 нанометра, применяемая в 90-нм и 65-нм техпроцессах, составляют всего 5 атомных слоев!) неизбежно сопровождается появлением нежелательных эффектов, прежде всего — увеличением тока утечки через диэлектрик затвора (IGate), что проявляется в виде значительного возрастания энергопотребления и рассеиваемой мощности, а также «аномального» поведения транзистора (отметим, что именно благодаря этим проблемам 90-нм процессор Pentium 4 Prescott с тактовой частотой 4.0 ГГц так и не увидел свет и был недавно окончательно исключен из планов разработки).
 |  |
Проблема утечки тока через затвор (IGate). Слева — пояснение сути проблемы; справа — зависимость силы тока утечки от толщины оксидного слоя затвора.
Для решения этой критической задачи Intel планируется замена текущего материала диэлектрического покрытия затвора (SiO2) более толстым слоем материала с высокой диэлектрической постоянной (high-k), имеющего лучшие изолирующие свойства, а также создающего высокую емкость между затвором и каналом транзистора (как утверждает Intel, название «high-k» берет свое начало именно от выражения «high capacitance»). Первое свойство такого материала значительно снижает ток утечки, т.е. потребляемую транзистором «пассивную» мощность, а второе позволяет значительно увеличить скорость переключения его состояний. В качестве предпочтительных high-k материалов в литературе отмечается использование оксидов циркония и гафния.
Применение диэлектриков с высокой диэлектрической постоянной (high-k) в качестве материала изолирующего слоя затвора.
Тем не менее, применению материалов с высокой диэлектрической постоянной в настоящее время в существенной степени мешает проблема их «совместимости» с материалом электрода — поликристаллическим кремнием (poly-Si). При совмещении high-k диэлектрика с поликремниевым затвором возникают два нежелательных эффекта: «захват» уровня Ферми (Fermi level pinning) и рассеяние фононов (phonon scattering). Первый эффект связан с возникновением некоторого количества дефектов на границе диэлектрика и материала затвора и затрудняет снижение порогового напряжения (т.е. уровня напряжения, подача которого на затвор приводит к переключению состояния транзистора), необходимое для достижения высокой производительности транзисторов. Второй эффект вызван поляризацией поверхности диэлектрика и приводит к снижению подвижности носителей заряда (электронов) и, следовательно, также негативно сказывается на скорости переключения транзисторов. Для устранения этих нежелательных эффектов предполагается использование металлических затворов (выбор метала зависит от типа транзистора, PMOS или NMOS, и в настоящее время не разглашается), а также особой технологии изготовления транзисторов. Напоследок отметим, что производство таких транзисторов в составе будущих процессоров Intel ожидается в 2007 году в качестве неотъемлемой части 45-нм технологического процесса.
Литографические задачи
Среди литографических задач будущего Intel отмечает проблемы контроля размера элемента и изготовления масок. Прежде чем перейти к краткому рассмотрению этих проблем и их решений, остановимся несколько подробнее на процессе литографии в целом.
| Размер транзистора | Проблемы | Решения |
|---|---|---|
| 90-65 нм | Контроль размера | Смещение фазы (APSM), коррекция оптической близости (OPC) |
| 65-30 нм | Изготовление масок | EUV-литография (в дальней УФ-области) |
Под литографией понимается процесс создания необходимых структурных элементов чипа. Нынешнее поколение чипов, как правило, представляет собой кремниевый субстрат, на поверхности которого выложено свыше 20 слоев из различных материалов, образующих структурные элементы — транзисторы и соединительные элементы («провода»), сочетание которых и задает требуемую конфигурацию, соответствующую конечному изделию — будь то микропроцессор, чипсет, память, или любой другой тип микросхемы.
В процессе литографии активно используются так называемые «маски». Они являются подобием черно-белого негатива, однако вместо оттенков серого используется лишь две градации — полное пропускание и полное поглощение света. Сами по себе маски представляют собой стеклянный носитель с нанесенным на него «узором» из красителя. Перенос паттерна с маски на кремниевую пластину осуществляется посредством пропускания света определенной длины волны через маску.
Задачи литографии ближайшего и отдаленного будущего. Основная проблема — возрастание разрыва между длиной волны применяемого источника света и размером элемента, по мере его уменьшения.
Совершенствование технологического процесса как такового несомненно требует совершенствования используемой литографической технологии. Ключевым элементом литографической технологии является длина волны используемого источника света. Более коротковолновый источник позволяет создавать более мелкие структурные элементы, но это достигается ценой используемых в производстве как источника света, так и оптики и других компонентов системы. Нынешнее поколение чипов Intel создается с помощью ультрафиолетового (УФ) источника света с длиной волны 193 нм, что позволяет достигать минимальный размер структурного элемента порядка 50 нм (т.е. длины затвора транзистора, выполненного по 90-нм технологическому процессу). Очевидно, что изготовление транзисторов по 65-нм техпроцессу (как было сказано выше, имеющих длину затвора 35 нм) требует либо уменьшения длины волны применяемого источника света, либо введения иных ухищрений. В настоящее время Intel пошла по второму пути, выдвигая использование альтернативных, более экономически выгодных технологических трюков для увеличения разрешения в процессе литографического переноса изображения фотошаблона с масок на пластину, получивших название «чередующееся смещение фазы» (Alternating Phase-Shift Masks, APSM-маски) и «коррекция оптической близости» (технология Optical Proximity Correction, OPC). Применение этих технологий позволяет создавать на поверхности подложки «изображения» с требуемым минимальным размером структурного элемента, однако требует существенной переработки процедуры изготовления масок.
 |  |
Решение задач литографии ближайшего будущего. Применение технологии коррекции оптической близости и чередующегося смещения фазы в процессе изготовления и переноса масок.
Тем не менее, будущие технологические процессы неизбежно потребуют уменьшения длины волны используемого излучателя. Как промежуточный вариант, в ряде презентаций отмечается использование 157-нм литографического процесса, однако в последнее время, начиная еще с прошлого Форума Intel для разработчиков в Москве (IDF 2003 Russia), в планах Intel будущее литографических технологий представляется исключительно введением технологии «экстремальной УФ-литографии» (Extreme Ultra-Violet, EUV), с гигантским скачком длины волны источника света далеко за пределы видимой области (которая, как известно, находится в интервале длин волн 400-800 нм) в область дальнего, или «жесткого» УФ-излучения — до величины 13.5 нм. В то время как это несомненно является огромным преимуществом с точки зрения разрешения, ожидается и много технологических трудностей. Главная проблема — это поглощение столь короткого света материалом линз (кварцевым стеклом), вынуждающее кардинальную перестройку технологической конструкции в виде замены линз зеркалами. В свою очередь, потребуется и замена пропускающих масок отражающими (т.е. поглощающими коротковолновое УФ-излучение в одних областях, и отражающими — в других, с целью чего планируется использование кремний-молибденовых масок). Кроме того, поскольку молекулярные азот и кислород также весьма хорошо поглощают в этой области света, вся установка требует ее помещения в абсолютный вакуум.
Литографические технологии отдаленного будущего. EUV-литография и отражающие маски.
Выводы
На самом деле, какие-либо выводы относительно 65-нм технологического процесса и, тем более, будущих технологий Intel, делать пока рано. Успех или неудачу новой технологии, как всегда, покажут лишь готовые решения, выполненные по этой технологии, а производство 65-нм процессорных ядер ожидается лишь в следующем году, да и сам технологический процесс, можно сказать, представлен еще не в окончательном виде. В наших последующих статьях мы обязательно продолжим рассмотрение будущих полупроводниковых технологий, постепенно становящихся частью настоящего, а пока нам остается только ждать…
