SpaceMareen

А чем авх в зен4 не полноценный? С точки зрения пропускной способности, а не битности FPU.

Наряду с графикой и поддержка под неё даётся. Амд/Невидия и ноунейм разрабам периодически хвосты заносят. Уровень поддержки Самсунга был на порядок выше, никто кота в мешке ему не продавал.

Первые три айфона были пятнадцать лет назад.

Уж так получилось что философию отрицательного роста не разделяю, да.

Неигровой хламбук

Если что-то работает так, что лучше без него — значит не работает.

Так работает везде или «какую минимальную исходную частоту кадров, и при каком разрешении, рекомендует амд»? Определитесь.

Не вполне репрезентативно, дискретка все-таки тоже жрет.

Что такое стерлы?
UPD. Стрелы, понял.

Скорее сильно опережали хД
Это ноутбучные процессоры

Нет, можно. Сопоставить обычные и дорисованные 72 кадра вполне реально. Разложить видео на картинки и посчитать математически схожесть.

А в 2048х1528 переключиться нельзя?

В мелкоядрах можно и 2 ССХ использовать, в них связанные с этим проблемы некритичны. Медленные и медленные, от мелкоядерных процессоров однопоточной производительности и не ждут. А Zen/Zen2 за 4 ядра на ССХ не ругал только ленивый. Два ССХ под крупные ядра сценарий маловероятный. К ним все таки другие ожидания.
.
От шины Интел оказался в попытках создать процессоры с больше чем 20-28 ядрами. Поэтому моя позиция в том, что 16 ядер на ССХ кольцевая шина стерпит. Если бы шла речь о 32 ядерных ССХ — тогда согласен, головная боль, придется исхищряться и придумывать что-то новое. Но на повестке дня пока только 16.

Нет, 2 ССХ в CCD не будет, из этих яслей АМД выросли и добровольно возвращаться туда не будут. Речь явно об одном 16-ядерном ССХ на ССD.
.
Вы сами привели в пример Интел. Он кольцевую шину и на 28 ядрах мучал. У АМД тоже шина. Поэтому думаю, что 16 ядер на ССХ ничем неподъемным не являются.
.
По физический размер ядер упоминал в контексте yield при выпуске. Архитектура вопрос чуть другого типа, да.

Golden Cove может делать 6 независимых операций с теми же int32 (т.е. на алу) за такт. Двух потоков на это хватает.

Сделают 9950Х из двух CCX 16+16. В каждом по общему Л3 кэшу, как сейчас. Что поменяется принципиально? I/o пофиг в какой ССХ данные перекачивать. Из-за того что кластеры станут больше предыдущих увеличатся задержки к Л3, но это ведь не критично. Ничего принципиально невозможного не вижу. Ядра у АМД сами по себе маленькие, крупное ядро Zen4 по размерам примерно как Е-ядро у Интела. Так что по выпуску годных все будет норм.

Хороший сплав титана лучше плохого сплава титана.

«Вероятно, по 16 штук будут объединены лишь ядра Zen 5c»
А значит и 32 ядерные кластеры могут уйти только под Zen6c ядра
.
Хотя с другой стороны ничего нереалистичного в этом нет. АМД не может вечно бороться с 8+8,8+16 и 8+32 одними лишь 16+0 процессорами.
.
А ещё решил проверить исторические тенденции задержек к L3 кэшу. Зен+ — 35 циклов, Зен2 — 40, Зен3 — 45, Зен4 — 50. Вроде бы растут, но и частоты тоже растут, так что в наносекундах там примерно одно и тоже. 35 циклов на 3.5 Ггц 2600, 50 циклов на 5 Ггц 7600, какая разница? Вполне разумная стратегия.

Intel это разведданные

Раньше достижение это увеличение частот в полтора-два раза