65-нм FPGA Xilinx Virtex-5, официально — Archont @ 17.05.2006 11:44

Корпорация Xilinx на днях официально представила новое поколение своих СБИС программируемой логики (FPGA), выполненное с соблюдением норм 65-нм технологического процесса - Virtex-5. Ранее, в марте, компания уже сообщала о готовности своих 65-нм решений к массовому производству, в семействе которых используются технологии ExpressFabric и архитектура ASMBL(Advanced Silicon Modular Block). Теперь же пятое поколение FPGA Virtex, начавшее свою историю в 1998 году и принесшее компании более 4 млрд. дохода, представлено официально.

Как утверждается в пресс-релизе компании, благодаря переходу на новые производственные нормы в Virtex-5 удалось достичь прироста частоты на 30% и увеличения числа логических узлов на 65% (до 330 тысяч) по сравнению с 90-нм Virtex-4.

В состав нового семейства войдут:

• Virtex-5 LX – позиционируемые для использования в качестве высокопроизводительных логических ИС
• Virtex-5 LXT - позиционируемые для использования в качестве высокопроизводительных логических ИС с интегрированными последовательными портами (ожидается во второй половине 2006 года)
• Virtex-5 SXT - позиционируемые для использования в качестве высокопроизводительных цифровых сигнальных процессоров (DSP) с интегрированными последовательными портами (ожидается во второй половине 2006 года)
• Virtex-5 FXT – для встраиваемых процессоров с интегрированными последовательными портами ввода/вывода (ожидается в первой половине 2007 года)

В платформе Virtex-5 использованы:

• 65-нм технология ExpressFabric и Hardened IP Blocks – таблица LUT (look-up table) с шестью независимыми выходами и диагональными внутренними соединениями. Суть технологии Hardened IP Blocks – в использовании 550-МГц двухпортовых BRAM/FIFO блоков по 36 Кбит с опциональной проверкой ECC, управлением тактовой частотой (CMT, Clock Management Tile), фазовой подстройкой (PLL) и DCM/PMCD, а также блока DSP48E с улучшенными множителями для обработки сигналов
• Новое (второе) поколение интерфейсов ввода/вывода - технология Sparse Chevron позволяет задействовать до 1200 пользовательских интерфейсов ввода/вывода (на 35% больше, чем в Virtex-4) с пропускной способностью 1,25 Гбит/с, DDR (double data rate) и ChipSync в каждом канале. Поддерживаются интерфейсы DDR2 и QDR II.

Отдельного упоминания заслуживает технологический процесс 65-nm Triple-oxide Technology – помимо использования Hardened IP Blocks, наличие дополнительных слоев оксида позволило снизить энергопотребление решения. Напряжение питания – 1,0 В.