Реализация контроллера памяти средствами программируемой вентильной матрицы (FPGA) имеет большое преимущество – позволяет сократить количество элементов конструкции, что бывает критически важно для систем, разрабатываемых с учетом жестких ограничений по габаритам. Кроме того, и порой это соображение выходит на передний план, конструкторы получают дополнительную гибкость – контроллер может быть добавлен в уже существующий проект с минимумом доработок.
Известный разработчик и изготовитель FPGA, Lattice Semiconductor объявил о выпуске контроллера синхронной динамической памяти с произвольным доступом (SDRAM) DDR2, поддерживающего скорости обмена до 533 Мбит/с. Контроллер доступен в виде ядра, готового к воплощению в микросхемах FPGA экономичных семейств LatticeECP2 и LatticeECP2M, а также семейства LatticeSC Extreme, оптимизированного по критерию быстродействия. Контроллер рассчитан на стандартную память DDR2 SDRAM и предоставляет возможность программирования таймингов.
Как известно, особенностью архитектуры LatticeECP2 и LatticeECP2M является наличие высокопроизводительного параллельного интерфейса ввода-вывода, поддерживающего передачу сигналов LVDS со скоростью до 840 Мбит/с. Опираясь на эту возможность, ядро контроллера DDR2 SDRAM может выполнять свои функции, синхронизируясь по импульсам тактовой частоты до 266 МГц, что эквивалентно скорости передачи данных 533 Мбит/с. По утверждению компании, это рекордное быстродействие для недорогих FPGA. Безусловно, поддерживаются и более низкие скорости: 400, 333, 266, 200 и 133 Мбит/с.
Напомним, в ноябре прошлого года компания представила реализацию интерфейса PCI Express x1 и x4 для FPGA LatticeSCM и LatticeECP2M.
Источник: Lattice Semiconductor