Почти под закрытие VLSI Сеть буквально наводнена краткими (и с этой точки не имеющими огромной ценности) пресс-релизами компаний, занятых в полупроводниковой индустрии, о том, насколько далеко они продвинулись в своих разработках. Так, на текущий момент "отметились" Renesas и Micron – со своими новыми ячейками памяти
Среди прочих анонсов стоит упомянуть сообщение Samsung о разработке корпусировки 512 Мбит микросхем DDR2 SDRAM в момент, когда кристалл еще находится на кремниевой пластине.
В терминах компании технология называется Wafer Level Packaging (WLP) и, как отмечается в пресс-релизе компании, позволяет уменьшить физические размеры микросхемы и улучшить ее электрические характеристики.
При корпусировке микросхем используются два межслойных диэлектрика (inter-layer dielectric, ILD) с решетчатой структурой и металлический слой, заменяющий собой обычную подложку. Стоит упомянуть, что сетка контактов имеет вид CSP-упаковки в масштабе реального размера кристалла.
Согласно заявлению представителей Samsung, технология WLP позволит помимо всего прочего ускорить процесс производства за счет сокращения времени на дополнительную корпусировку. Технология упаковки, предложенная корейским производителем, соответствует требованиям JEDEC к DDR2 CSP.
И еще один пресс-релиз, на сей раз – от Toshiba. На VLSI компания представила MOSFET-транзистор и новую технологию соединений для решений с многослойной архитектурой. Обе разработки будут использоваться при разработке БИС, выполненных с использованием норм 45-нм техпроцесса, в частности, систем-на-чипе, предназначенных для бытовой электроники.
Не описывая подробностей, пресс-релиз компании содержит два основных момента, кратко описывающих достижения японского производителя.
Новые MOSFET-транзисторы выполнены с использованием сверхтонкой пленки диэлектрика, изолирующих затвор – ее толщина менее 1 мм. Использование новой пленки позволяет в 1,5 раза снизить ток утечки (по сравнению с используемой в настоящее время SiON пленки. Ток возбуждения у нового MOSFET – 820 мкА/мкм – в случае NMOSET и 820 мкА/мкм в случае варианта PMOSFET при напряжении 0,85 В.
Что касается межсоединений, то компания "сумела найти оптимальные параметры – для обеспечения высокой тактовой частоты работы при минимальном энергопотреблении БИС, выполненных с использованием норм 45-нм техпроцесса. Новая технология позволяет довести шаг [дорожек] первого металлического слоя до 130 нм, что на 75% меньше, чем у 65-нм технологии.