Можете расценивать эту информацию как фэйк или сказочку на ночь, можете вообще не принимать всерьез – все равно это не более чем отдаленные слухи и в достоверности информации ручаться никто не будет. :-)
Однако, если вам не все равно, можете все же почитать, что поговаривают о технологических особенностях процессоров AMD следующего поколения – то бишь, K9.
Итак, очередная порция предварительных данных/слухов:
- По всей видимости, K9 будет содержать встроенный контроллер памяти DDR II
- В процессоре будет реализовано спекулятивное декодирование ветвлений (до 8-ми ветвлений). Кроме того, видимо, будет некий "кэш состояний" для быстрого отката назад в случае неправильно предсказанного ветвления...
- Предположительно, в процессоре будет 3 (!) полноценных х87 блока, три блока SSE2 и три блока ALU. При этом, декодеры смогут "упаковывать" их в группы по трое (FPU + SSE2 + ALU) для достижения максимальной производительности.
- Возможно, в процессоре K9 будет использоваться старый патент AMD, описывающий способ упаковки кристалла с интегрированным в крышку элементом Пельте
- Не исключено, что в процессоре будет несколько буферов – что-то вроде кэша L0. Например, такой буфер размером 4 Кб будет расположен перед и после FPU. Задача - сделать работу FPU (SSE2, 3DNow) по возможности непрерывной
- Не исключено. что К9 будет поддерживать кэш третьего уровня. Задача данного кэша - хранить код с комментариями. То есть, процессор при загрузке данных позволит декодеру "распоряжаться" прямо в кэше третьего уровня, расставляя комментарии непосредственно в специальных полях
- По неподтвержденным данным, длина конвейера - 15 стадий ALU, 20 стадий FPU
- Возможно, что I-cache и декодер будут работать на удвоенной скорости
- Говорят, что AMD рассматривает идею разместить кэш L3 на кристалле, с применением памяти 1T-SRAM.
- По поводу Hyper Transport II - вроде бы, будет использоваться что-то похожее на Octal Data Rate (Yellowstone). Ожидаемая частота несущей - около 1 ГГц. Результирующая пропускная способность одной шины - порядка 25 Гб/с при конфигурации 16 х 16.
- Протокол межпроцессорного взаимодействия (ныне MOESI) будет дополнен и улучшен
- Поговаривают, что благодаря сверхбыстрой межпроцессорной шине, у К9 будет интереснейшая возможность: два процессора смогут делиться друг с другом свободными исполнительными блоками. К примеру, в одном сильно нагружено FPU, во втором оно простаивает: второй процессор сможет получать задания от декодера первого процессора
Вот такие "страсти" на ночь. :-)