Пример записи карты программирования SPD для небуферизированного 128MB-модуля 32Mx64, 184pin DDR SDRAM DIMM с адресацией 12/10/2, использующего микросхемы памяти организации 8Mx8 с периодом синхросигнала 7ns (-262) и 7,5ns (-265)


Пример карты программирования SPD для DDR SDRAM DIMM
Байт Наименование Значение HEX
0 Общий объем текущей информации, записанной в EEPROM 128Byte 80
1 Общее количество байт информации в микросхеме SPD 256Byte 08
2 Фундаментальный тип используемой памяти DDR SDRAM 07
3 Общее количество адресных линий строки модуля 12 0C
4 Общее количество адресных линий столбца модуля 10 0A
5 Общее количество физических банков модуля памяти 2 02
6 Внешняя шина данных модуля памяти 64bit 40
7 Внешняя шина данных модуля памяти (продолжение) N/A 00
8 Питающий интерфейс SSTL 2.5V 04
9 Временной цикл с максимальной задержкой сигнала CAS#
-262
-265
7.0ns
7.5ns
70
75
10 Длительность задержки данных на выходе модуля с учетом CL=Х
-262
-265
7.5ns
7.5ns
75
75
11 Интерфейс модуля (None/Parity/ECC...) Non-ECC 00
12 Тип и способ регенерации данных SR/1x(15.625 µs) 80
13 Тип организации используемых микросхем памяти x8 08
14 Ширина шины данных ЕСС модуля N/A 00
15 Минимальная задержка произвольного доступа к столбцу 1 01
16 Длительность передаваемых пакетов (BL) 2, 4, 8 0E
17 Количество логических банков каждой микросхемы в модуле 4 04
18 Поддерживаемые длительности задержки сигнала CAS# (CL) 2, 2.5 0C
19 Задержка выдачи сигналов выбора кристалла CS# 0 01
20 Задержка выдачи сигнала разрешения записи WE# 1 02
21 Специфические атрибуты модуля памяти Unbuffered 00
22 Атрибуты общего порядка микросхемы памяти General 00
23 Минимальный цикл CLX-1
-262
-265
7.5ns
10.0ns
75
A0
24 Максимальное время доступа к данным с циклом CLX-1
-262
-265
7.0ns
7.5ns
70
75
25 Минимальный цикл CLX-2 N/A 00
26 Максимальное время доступа к данным с циклом CLX-2 N/A 00
27 Минимальное время регенерации данных в странице 20ns 14
28 Минимальная задержка между активизацией соседних строк 15ns 0F
29 Минимальная задержка RAS-to-CAS 20ns 14
30 Минимальная длительность импульса сигнала RAS#
-262
-265
45
50
2D
32
31 Емкость одного физического банка модуля памяти 128MB 20
32 Время установки адресов и команд перед подачей синхроимпульса
-262
-265
0.9ns
0.9ns
90
90
33 Время ожидания на входе после подачи синхроимпульса
-262
-265
0.9ns
0.9ns
90
90
34 Время установки данных на входе перед подачей синхроимпульса
-262
-265
0.5ns
0.6ns
50
60
35 Время ожидания данных на входе после подачи синхроимпульса
-262
-265
0.5ns
0.6ns
50
60
36-61 Зарезервировано по JEDEC JC42.5-97-119 N/A 00
62 Номер текущей версии SPD 0 00
63 Контрольная сумма байт 0-62 Checksum cc
64 Идентификационный код производителя по JEP106 Hyundai AD
65-71 Идентификационный код JEDEC по JEP106 (продолжение) N/A 00
72 Информация о производителе модуля N/A 00
73-90 Уникальный номер производителя модуля N/A 00
91-92 Код ревизии (версии) модуля N/A 00
93-94 Дата производства модуля N/A 00
95-98 Основной серийный номер модуля N/A 00
99-125 Специфические данные производителя модуля N/A 00
126 Фактическая рабочая частота модуля N/A 00
127 Атрибуты поддержки частоты функционирования модуля ALL FF
128-255 Пустые байты для необходимой дополнительной информации N/A 00
Примечание: Значение контрольной суммы (сс, байт 63) вычисляется по приводимому ранее алгоритму.

Вернуться к статье





Дополнительно