Пример записи карты программирования SPD для небуферизированного 256MB-модуля 32Mx64, 168pin PC-133 VCSDRAM DIMM со схемой адресации 13/8/2, использующего микросхемы памяти организации 16Mx8 с периодом синхросигнала 7.5ns


Пример карты программирования SPD для SDRAM Registered DIMM
Байт Наименование Значение HEX
0 Общий объем текущей информации, записанной в EEPROM 128Byte 80
1 Общее количество байт информации в микросхеме SPD 256Byte 08
2 Фундаментальный тип используемой памяти VCSDRAM 08
3 Общее количество адресных линий строки модуля 13 0D
4 Общее количество адресных линий столбца модуля 8 08
5 Общее количество физических банков модуля памяти 2 02
6 Внешняя шина данных модуля памяти 64bit 40
7 Внешняя шина данных модуля памяти (продолжение) N/A 00
8 Питающий интерфейс LVTTL 01
9 Временной цикл с максимальной задержкой сигнала CAS# 7.5ns 75
10 Длительность задержки данных на выходе модуля с учетом CL=Х 5.4ns 54
11 Интерфейс модуля (None/Parity/ECC...) Non-Parity 00
12 Тип и способ регенерации данных SR/1x(15.625µs) 80
13 Тип организации используемых микросхем памяти x8 08
14 Ширина шины данных ЕСС модуля N/A 00
15 Минимальная задержка произвольного доступа к столбцу 1CLK 01
16 Длительность передаваемых пакетов (BL) 4 04
17 Количество логических банков каждой микросхемы в модуле 2 02
18 Поддерживаемые длительности задержки сигнала CAS# (CL) 2 02
19 Задержка выдачи сигналов выбора кристалла CS# 0 01
20 Задержка выдачи сигнала разрешения записи WE# 0 01
21 Специфические атрибуты модуля памяти Unbuffered 00
22 Атрибуты общего порядка микросхемы памяти Wr-1/Rd Burst, Prcg, All, Auto-Prcg. 0E
23 Минимальный цикл CLX-1 N/A 00
24 Максимальное время доступа к данным с циклом CLX-1 N/A 00
25 Минимальный цикл CLX-2 N/A 00
26 Максимальное время доступа к данным с циклом CLX-2 N/A 00
27 Минимальное время регенерации данных в странице 20.0ns 14
28 Минимальная задержка между активизацией соседних страниц 15.0ns 0F
29 Минимальная задержка RAS-to-CAS 15.0ns 0F
30 Минимальная длительность импульса сигнала RAS# 52.5ns 34
31 Емкость одного физического банка модуля памяти 128MB 20
32 Время установки адресов и команд перед подачей синхроимпульса 1.5ns 15
33 Время ожидания на входе после подачи синхроимпульса 0.8ns 08
34 Время установки данных на входе перед подачей синхроимпульса 1.5ns 15
35 Время ожидания данных на входе после подачи синхроимпульса 0.8ns 08
36 Задержкa чтения данных предвыборки 4CLK 04
37 Задержкa между выдачей команд предвыборки и чтения/записи 15ns 0F
38 Количество адресов сегмента одного физического банка 2bit 02
39 Количество используемых каналов одного физического банка 16 04
40 Общая ширинa всех каналов модуля памяти 256bit 08
41-61 Зарезервировано по JEDEC JC42.5-97-119 N/A 00
62 Номер текущей версии SPD 2 02
63 Контрольная сумма байт 0-62 Checksum cc
64 Идентификационный код производителя по JEP106 NEC 10
65-71 Идентификационный код JEDEC по JEP106 (продолжение) N/A 00
72 Информация о производителе модуля N/A 00
73-90 Уникальный номер производителя модуля N/A 00
91-92 Код ревизии (версии) модуля N/A 00
93-94 Дата производства модуля N/A 00
95-98 Основной серийный номер модуля N/A 00
99-125 Специфические данные производителя модуля N/A 00
126 Фактическая рабочая частота модуля 100MHz 64
127 Атрибуты поддержки частоты функционирования модуля CL2 02
128-255 Пустые байты для необходимой дополнительной информации N/A 00
Примечание: Значение контрольной суммы (сс, байт 63) вычисляется по приводимому ранее алгоритму.

Вернуться к статье





Дополнительно