Arial Georgia Tahoma Times New Roman Verdana

Платформа ПК » Системная память

Пример записи карты программирования SPD для небуферизированного 32MB-модуля 4Mx64 168pin PC-100 ESDRAM DIMM и 32MB-модуля 4Mx64, 168pin PC-133 ESDRAM DIMM со схемой адресацией 11/9/2, использующих приборы памяти организации 2Mx8

Пример карты программирования SPD для ESDRAM DIMM

Байт

Наименование

Значение

HEX

Общий объем текущей информации, записанной в EEPROM

128Byte

Общее количество байт информации в микросхеме SPD

256Byte

Фундаментальный тип используемой памяти

SDRAM

Общее количество адресных линий строки модуля

Общее количество адресных линий столбца модуля

Общее количество физических банков модуля памяти

Внешняя шина данных модуля памяти

64bit

Внешняя шина данных модуля памяти (продолжение)

N/A

Питающий интерфейс

LVTTL

Временной цикл с максимальной задержкой сигнала CAS#

-7.5

-10

7.5

Длительность задержки данных на выходе модуля с учетом CL=Х

-7.5

-10

4.5

5.0

Интерфейс модуля (None/Parity/ECC...)

Non-Parity

Тип и способ регенерации данных

SR/2x(31.25 µs)

Тип организации используемых микросхем памяти

Ширина шины данных ЕСС модуля

N/A

Минимальная задержка произвольного доступа к столбцу

1CLK

Длительность передаваемых пакетов (BL)

1, 2, 4, 8, Full Page

Количество логических банков каждой микросхемы в модуле

Поддерживаемые длительности задержки сигнала CAS# (CL)

1, 2, 3

Задержка выдачи сигналов выбора кристалла CS#

Задержка выдачи сигнала разрешения записи WE#

Специфические атрибуты модуля памяти

Unbuffered

Атрибуты общего порядка микросхемы памяти

Early RAS, Prcg, All, ±10% V_DD

Минимальный цикл CLX-1

-7.5

-10

7.5ns

10.0ns

Максимальное время доступа к данным с циклом CLX-1

-7.5

-10

4.5ns

5.0ns

Минимальный цикл CLX-2

-7.5

-10

15.0ns

20.0ns

Максимальное время доступа к данным с циклом CLX-2

-7.5

-10

12.0ns

15.0ns

Минимальное время регенерации данных в странице

-7.5

-10

15ns

20ns

Минимальная задержка между активизацией соседних строк

-7.5

-10

15ns

20ns

Минимальная задержка RAS-to-CAS

-7.5

-10

15ns

20ns

Минимальная длительность импульса сигнала RAS#

-7.5

-10

23ns

30ns

Емкость одного физического банка модуля памяти

16MB

Время установки адресов и команд перед подачей синхроимпульса

2.0ns

Время ожидания на входе после подачи синхроимпульса

1.0ns

Время установки данных на входе перед подачей синхроимпульса

2.0ns

Время ожидания данных на входе после подачи синхроимпульса

1.0ns

36-59

Зарезервировано по JEDEC JC42.5-97-119

N/A

Специфические атрибуты микросхемы ESDRAM

Support CL1

Дополнительная информация о микросхеме ESDRAM

ESDRAM

Номер текущей версии SPD

1.2

Контрольная сумма байт 0-62

Checksum

Идентификационный код производителя по JEP106

EMS

Идентификационный код JEDEC по JEP106 (продолжение)

EMS

66-71

Идентификационный код JEDEC по JEP106 (продолжение)

EMS

Информация о производителе модуля

N/A

73-90

Уникальный номер производителя модуля

N/A

91-92

Код ревизии (версии) модуля

N/A

93-94

Дата производства модуля

N/A

95-98

Основной серийный номер модуля

N/A

99-125

Специфические данные производителя модуля

N/A

126

Фактическая рабочая частота модуля

100MHz

127

Атрибуты поддержки частоты функционирования модуля

ALL

128-255

Пустые байты для необходимой дополнительной информации

N/A

Примечание:

Значение контрольной суммы (сс, байт 63) вычисляется по приводимому ранее алгоритму.

Вернуться к статье

30 октября 2001 г., дополнено 30 июля 2002 г.

Максим Лень

Дополнительно

SPD: схема последовательного детектирования Пример записи карты программирования SPD для небуферизированного 32MB-модуля 4Mx64 168pin PC-100 ESDRAM DIMM и 32MB-модуля 4Mx64, 168pin PC-133 ESDRAM DIMM со схемой адресацией 11/9/2, использующих приборы памяти организации 2Mx8

Пример записи карты программирования SPD для небуферизированного 32MB-модуля 4Mx64 168pin PC-100 ESDRAM DIMM и 32MB-модуля 4Mx64, 168pin PC-133 ESDRAM DIMM со схемой адресацией 11/9/2, использующих приборы памяти организации 2Mx8

Пример карты программирования SPD для ESDRAM DIMM

Байт

Наименование

Значение

HEX

Общий объем текущей информации, записанной в EEPROM

128Byte

Общее количество байт информации в микросхеме SPD

256Byte

Фундаментальный тип используемой памяти

SDRAM

Общее количество адресных линий строки модуля

Общее количество адресных линий столбца модуля

Общее количество физических банков модуля памяти

Внешняя шина данных модуля памяти

64bit

Внешняя шина данных модуля памяти (продолжение)

N/A

Питающий интерфейс

LVTTL

Временной цикл с максимальной задержкой сигнала CAS#

-7.5

-10

7.5

Длительность задержки данных на выходе модуля с учетом CL=Х

-7.5

-10

4.5

5.0

Интерфейс модуля (None/Parity/ECC...)

Non-Parity

Тип и способ регенерации данных

SR/2x(31.25 µs)

Тип организации используемых микросхем памяти

Ширина шины данных ЕСС модуля

N/A

Минимальная задержка произвольного доступа к столбцу

1CLK

Длительность передаваемых пакетов (BL)

1, 2, 4, 8, Full Page

Количество логических банков каждой микросхемы в модуле

Поддерживаемые длительности задержки сигнала CAS# (CL)

1, 2, 3

Задержка выдачи сигналов выбора кристалла CS#

Задержка выдачи сигнала разрешения записи WE#

Специфические атрибуты модуля памяти

Unbuffered

Атрибуты общего порядка микросхемы памяти

Early RAS, Prcg, All, ±10% V_DD

Минимальный цикл CLX-1

-7.5

-10

7.5ns

10.0ns

Максимальное время доступа к данным с циклом CLX-1

-7.5

-10

4.5ns

5.0ns

Минимальный цикл CLX-2

-7.5

-10

15.0ns

20.0ns

Максимальное время доступа к данным с циклом CLX-2

-7.5

-10

12.0ns

15.0ns

Минимальное время регенерации данных в странице

-7.5

-10

15ns

20ns

Минимальная задержка между активизацией соседних строк

-7.5

-10

15ns

20ns

Минимальная задержка RAS-to-CAS

-7.5

-10

15ns

20ns

Минимальная длительность импульса сигнала RAS#

-7.5

-10

23ns

30ns

Емкость одного физического банка модуля памяти

16MB

Время установки адресов и команд перед подачей синхроимпульса

2.0ns

Время ожидания на входе после подачи синхроимпульса

1.0ns

Время установки данных на входе перед подачей синхроимпульса

2.0ns

Время ожидания данных на входе после подачи синхроимпульса

1.0ns

36-59

Зарезервировано по JEDEC JC42.5-97-119

N/A

Специфические атрибуты микросхемы ESDRAM

Support CL1

Дополнительная информация о микросхеме ESDRAM

ESDRAM

Номер текущей версии SPD

1.2

Контрольная сумма байт 0-62

Checksum

Идентификационный код производителя по JEP106

EMS

Идентификационный код JEDEC по JEP106 (продолжение)

EMS

66-71

Идентификационный код JEDEC по JEP106 (продолжение)

EMS

Информация о производителе модуля

N/A

73-90

Уникальный номер производителя модуля

N/A

91-92

Код ревизии (версии) модуля

N/A

93-94

Дата производства модуля

N/A

95-98

Основной серийный номер модуля

N/A

99-125

Специфические данные производителя модуля

N/A

126

Фактическая рабочая частота модуля

100MHz

127

Атрибуты поддержки частоты функционирования модуля

ALL

128-255

Пустые байты для необходимой дополнительной информации

N/A

Примечание:

Значение контрольной суммы (сс, байт 63) вычисляется по приводимому ранее алгоритму.

Вернуться к статье

30 октября 2001 г., дополнено 30 июля 2002 г.

Максим Лень

Вернуться к статье

Вернуться к статье

iXBT Brand 2025