Цоколевка модуля SDRAM Registered DIMM


Цоколевка модулей 168pin, 72bit ECC SDRAM Registered DIMM (revision 1.2)
Сигнал Сигнал Сигнал Сигнал Сигнал Сигнал
1 VSS 29 DQMB1 57 DQ18 85 VSS 113 DQMB5 141 DQ50
2 DQ0 30 S0# 58 DQ19 86 DQ32 114 S1# 142 DQ51
3 DQ1 31 DU 59 VDD 87 DQ33 115 RAS# 143 VDD
4 DQ2 32 VSS 60 DQ20 88 DQ34 116 VSS 144 DQ52
5 DQ3 33 A0 61 NC 89 DQ35 117 A1 145 NC
6 VDD 34 A2 62 VREF 90 VDD 118 A3 146 VREF
7 DQ4 35 A4 63 CKE1 91 DQ36 119 A5 147 REGE
8 DQ5 36 A6 64 VSS 92 DQ37 120 A7 148 VSS
9 DQ6 37 A8 65 DQ21 93 DQ38 121 A9 149 DQ53
10 DQ7 38 A10 (AP) 66 DQ22 94 DQ39 122 BA0 150 DQ54
11 DQ8 39 BA1 67 DQ23 95 DQ40 123 A11 151 DQ55
12 VSS 40 VDD 68 VSS 96 VSS 124 VDD 152 VSS
13 DQ9 41 VDD 69 DQ24 97 DQ41 125 CK1 153 DQ56
14 DQ10 42 CK0 70 DQ25 98 DQ42 126 A12 154 DQ57
15 DQ11 43 VSS 71 DQ26 99 DQ43 127 VSS 155 DQ58
16 DQ12 44 DU 72 DQ27 100 DQ44 128 CKE0 156 DQ59
17 DQ13 45 S2# 73 VDD 101 DQ45 129 S3# 157 VDD
18 VDD 46 DQMB2 74 DQ28 102 VDD 130 DQMB6 158 DQ60
19 DQ14 47 DQMB3 75 DQ29 103 DQ46 131 DQMB7 159 DQ61
20 DQ15 48 DU 76 DQ30 104 DQ47 132 A13 160 DQ62
21 CB0 49 VDD 77 DQ31 105 CB4 133 VDD 161 DQ63
22 CB1 50 NC 78 VSS 106 CB5 134 NC 162 VSS
23 VSS 51 NC 79 CK2 107 VSS 135 NC 163 CK3
24 NC 52 CB2 80 NC 108 NC 136 CB6 164 NC
25 NC 53 CB3 81 WP 109 NC 137 CB7 165 SA0
26 VDD 54 VSS 82 SDA 110 VDD 138 VSS 166 SA1
27 WE# 55 DQ16 83 SCL 111 CAS# 139 DQ48 167 SA2
28 DQMB0 56 DQ17 84 VDD 112 DQMB4 140 DQ49 168 VDD

Интерфейс цоколевки SDRAM Registered DIMM
Сигнал Назначение
CK[3:0] ClocK inputs — входные синхронизирующие тактовые импульсы, фронт которых является опорным для всех синхросигналов на модуле
CKE[1:0] ClocK Enable — сигнал разрешения синхронизации (разрешение подачи синхросигналов CK[3:0]) служит для разрешения или запрещения активировать внутренние цепи синхронизации. Он является асинхронным (деактивное, низкое состояние) в случае введения в одно из состояний: PPWD (Precharge PoWer-Down), SEREf (SElf Refresh), APWD (Active PoWer Down) или CLSp (CLock Suspend); и синхронным (активное, высокое состояние) после выхода из асинхронного режима. Входные буферы, поддерживающие сигнал CLK, отключаются в течение режимов PDN и SEREf, обеспечивая переход в низкое энергопотребление в режиме STBY (STand-BY). В процессе доступа на чтение или запись данные сигналы должны пребывать в активном состоянии
S[3:0]#
(CS[3:0]#)
chip Select — сигнал выбора микросхемы, разрешающий (низкое состояние) и запрещающий (высокое состояние) декодирование команд (включение/выключение командного декодера). Во время деактивации декодера вновь поступающие команды игнорируются, однако предыдущие операции продолжают выполняться. Все команды маскируются, когда сигнал S[3:0]# активен (низкое состояние). Данный сигнал обеспечивает выбор внешних банков в системе с несколькими физическими строками, и является частью командного кода
A[13:0] Address inputs — линии адреса. A[12:0] действует в течение команд Active (адрес строки — RA[12:0]) и Read/Write (адрес столбца — CA[9:0], CA11(x4), CA[9:0](x8), CA[8:0](x16) совместно с A10) для выбора точки выхода данных из массива памяти соответствующего банка. A13 — дополнительный
A10/AP Address input/AutoPrecharge — входной адрес сигнала автоподзаряда, определяющий режим подзаряда (высокое состояние) всех банков и режим выбора банка или перезаряда одного банка (низкое состояние). В течение выполнения цикла регенерации сигнал AP действует совместно с сигналами выбора адреса банка BA[1:0] для контролирования операции подзаряда
BA[1:0] Bank Address — адрес банка памяти, определяющий какую команду активизировать: Active (активность), Read (чтение), Write (запись) или Precharge (подзаряд), кроме чего выполняет роль коммутирующего сигнала доступа к определенному банку
REGE REGister Enable — сигнал включения микросхемы Register, переводящий в один из двух возможных режимов функционирования: Buffered (входы асинхронно перенаправляются) и Registered (сигналы перенаправляются к микросхемам SDRAM с момента начала фронта тактового сигнала и становятся действительны по прошествию тактового периода). Если сигнал REGE имеет высокий уровень — включен режим Registered, если низкий — Buffered
CB[7:0] ECC data input/output — сигналы ввода/вывода кода коррекции ошибки данных, ЕСС
DQ[63:0] Data Input/Output — линии ввода/вывода данных
DQM[7:0]
(DQMB)
Data Mask — линии маскирования данных ввода/вывода. Общее правило распределения нагрузки линий маскирования подобно схеме коррекции ошибки: один сигнал маскирования на восемь линий данных. Сигнал DQM действует как входной сигнал маскирования для разрешения доступа на запись, и как сигнал разрешения выдачи для разрешения доступа на чтение. Входные данные маскируются, когда DQM находится в высоком состоянии в течение цикла записи. Выходные буферы находятся в высокоимпедансном (Hi-Z), третьем состоянии (двухтактная задержка), когда сам сигнал активен, выполняя цикл чтения. В общем случае для микросхем памяти x4 и x8, сигна DQM соответствует DQMH и маскирует все линии данных микросхемы, а DQML соответственно не используется. Для микросхем памяти организации x16 (в модулях Registered DIMM такие не используются) DQML соответствует первой половине линий данных (менее важной, Low) микросхемы — DQ[7:0], а DQMH соответствует второй (более важной, High) — DQ[15:8]. Линии DQML/DQMH находятся в одинаковом состоянии, кода обе отвечают базовому DQM. Конкретно, в случае модулей Registered DIMM, где используются исключительно микросхемы организации x4 и x8, сигналы DQML не используются, поэтому в качестве общего маскирующего сигнала выступает единственная базовая группа (Base) — DQMB[7:0]
RAS# Row Adress Strobe — строб выбора строки, действующий по положительному перепаду синхросигнала и подтверждающий прием первой половины (адрес строки) адреса ячейки.
CAS# Column Adress Strobe — строб выбора столбца, действующий по положительному перепаду синхросигнала и подтверждающий прием второй половины (адрес столбца) адреса ячейки.
WE# Write Enable — сигнал разрешения на запись, действующий по положительному перепаду синхросигнала и определяющий выполняемую операцию чтения/записи данных
VDD Power Supply — линия питания входных буферов и интерфейсных цепей
VSS GND — линия заземления
SCL Serial presence detect CLock inputs — линия подачи синхросигнала для микросхемы SPD. Данная линия должна иметь внешний резистор для подтягивания уровня сигнала до VDD
SDA Serial presence detect DAta input/output — двунаправленная линия входа/выхода данных SPD, использующаяся для передачи данных в/из микросхемы SPD EEPROM. Данная линия должна иметь внешний резистор для подтягивания уровня сигнала до VDD
SA[3:0] Serial presence detect Address inputs — сигналы адреса входов микросхемы SPD для конфигурирования адресного пространства EEPROM SPD
WP Write Protect for SPD — сигнал запрещения записи в микросхему SPD
VREF Voltage reference — линия опорного напряжения, соответствующая по уровню используемому питающему протоколу
Примечание: NC (Not Connect) — не соединен, NU (Not Used) — не используется. Индекс # после сигнала указывает на инверсный активный уровень сигнала (низкое активное или высокое неактивное состояния)





Дополнительно

ВИКТОРИНА SILVERSTONE

1. Сколько 2.5" накопителей можно установить в корпус LD01?