Сегодня на форуме Smart Networks Developers Forum Motorola раскроет детали новой архитектуры коммуникационного процессора третьего поколения PowerQuicc, пробные образцы которого должны появиться в начале 2003 года.
Некоторые детали процессора MPC8560 PowerQuicc III, такие, как ядро PowerPC e500 RISC и коммутационная логика Ocean, уже были объявлены в роадмэпе компании. Однако другие детали, в числе которых технология встраиваемых модулей связи RapidIO, PCI-X, DDR SDRAM и порты Gigabit Ethernet, стали для многих сюрпризом.
Кроме того, это будет первый процессор семейства PowerQuicc, использующий методологию SoC для внутреннего ядра и некоторых элементов шины, которые необязательно должны настраиваться под определенные задачи. Лишь некоторые элементы (в частности, e500) остаются полностью специализированными.
RISC-ядро e500 процессора PowerQuicc III поддерживает тактовые частоты до 1 ГГц, имеет семиуровневый кэш, из которого на долю кэш-памяти второго уровня (L2) приходится 256 Кб.
В настоящее время 8560 проходит тщательную верификацию. В Motorola заверили, что к концу года у них будет полностью функциональный чип.