Компания Intel представила дополнительные подробности о дальнейшем развитии линейки своих 64-битных процессоров, в том числе, чипах Madison и Montecito, а также представила новую технологию "распределительной" шины, предназначенной для управления двумя и более процессорными ядрами в едином корпусе.
Прежде всего, компания подтвердила, что поставки 64-битных процессоров нового поколения Madison начнутся вовремя, то есть, в середине 2003 года. Впервые компанией был определен количественный состав новой линейки процессоров. Стало известно, что на рынок будут выпущены три модификации чипа Madison, с различными тактовыми частотами и размером кэша. Новые чипы состоят из 410 млн. транзисторов, обладают 3 Мб, 4 Мб и 6 Мб кэша L3, выполнены с применением норм 0,13 мкм техпроцесса, напряжение ядра составит 1,3 В. Площадь кристалла процессора Madison с 6 Мб кэша L3 составит около 374 мм² (против 421 мм² у 0,18 мкм McKinley с 3 Мб кэша L3).
на снимке: вверху - Madison с 6 Мб кэша L3, внизу - McKinley с 3 Мб кэша L3
Предположительно, тактовая частота новых процессоров составит около 1,5 ГГц, однако, эти данные еще будут уточняться. Энергопотребление чипов Madison составит около 130 Вт, то есть, останется на уровне нынешних McKinley.
Следующее поколение 64-битных процессоров от Intel – чипы с кодовыми названиями Madison 9M и Deerfield, появится на рынке в 2004 году. С этими чипами картина прояснилась еще прошлой осенью: Madison 9M - это версия процессора с 9 Мб кэша L3 и тактовыми частотами от 1,5 ГГц и выше, числом транзисторов более 500 млн.; Deerfield - экономичная версия чипа Madison для стоечных серверов.
Гораздо больше подробностей было представлено по линейке двухпроцессорных чипов Montecito, выпуск которых перенесен с 2004 года на 2005 год. Как ожидается, каждое процессорное ядро чипа будет обладать своим собственным кэшем L1, L2 и L3, суммарный объем кэш-памяти составит не менее 18 Мб на корпус, при этом, весь конструктив будет содержать порядка 1 млрд. транзисторов.
Именно в этих процессорах дебютирует новая технология внутренней "распределительной" ("arbiter") шины, предназначенной для управления двумя и более процессорными ядрами в едином корпусе – что-то вроде общего процессорного системного интерфейса с пропускной способностью до 6,4 Гб/с и производительностью до 400 млн. транзакций в секунду. По словам представителей компании, применение такой шины позволит удвоить объем кэш-памяти, поддерживаемой каждым процессором.
Несмотря на то, что шина разрабатывается для Montecito, представители Intel не исключают возможность появления в будущем других многопроцессорных решений в едином корпусе, где такая технология также найдет применение. Кстати, на проходившем в октябре прошлого года Microprocessor Forum, Intel уже рассказывала о планах разработки чипов семейства Itanium2, включающих четыре ядра в едином корпусе.