Одним из главных факторов, сдерживающих развитие полупроводниковой индустрии по пути уменьшения норм, помимо отсутствия подходящих для массового производства инструментов, является рост тока утечки с уменьшением размеров транзисторов, так как вместе с линейными размерами уменьшается и толщина слоя диэлектрика. Во времена 250-нм норм технология КМОП считалась технологией с нулевым током утечки, но сегодня уж ток утечки доминирует в структуре энергопотребления 65-чипов (на долю тока утечки приходится около 70% потребляемой 65-нм ИС электроэнергии). Однако, в компании Mears Technologies уверены, что нашли способ бороться с этим эффектом.
Для того, чтобы снизить ток утечки, разработчики предлагают добавить в канал транзистора сверхрешетку, усиливающую ток в плоскости канала и блокирующую движение электронов в перпендикулярном направлении. По утверждению компании, такой подход позволяет снизить ток утечки на величину от 70% до 90%, в то время как ток в канале увеличивается.
Сторонние наблюдатели, в частности, из компании Semico Research, полагают, что если технология Mears действительно так удачна, как они представляют, то это может стать универсальным решением проблемы для современных и будущих технологических норм. И промышленникам уже не придется ломать голову над сложными технологиями и новыми материалами, так как подход Mears, будучи достаточно простым, является всего лишь модификацией КМОП-процесса.
Технология Mears silicon-on-silicon (по аналогии с silicon-on-insulator), которая, как полагает компания, позволит продлить жизнь закона Мура до норм 22 нм, использует дополнительный, эпитаксиально-напыленный слой кремния вместо обычного канала. Этот слой «лишен» одного измерения, что отличает его от трехмерного эпитаксиального полупроводника. Толщина сверхрешетки, в которой расстояние между атомами в вертикальном направлении чуть больше, чем в горизонтальном, составляет около 100 ангстрем (10 нм).