На завершившемся на этой неделе форуме Software-Defined Radio Forum Intel раскрыла некоторые детали своей настраиваемой архитектуры беспроводной связи.
О том, что Intel готовит настраиваемую архитектуру ВЧ, стало известно впервые на Intel Developer Forum в прошлом году из выступления Патрика Гельсингера (Patrick Gelsinger). В разработке своей архитектуры Intel пошла своим путем: вместо использования программируемой логики (FPGA) компания собирается начинить свой чип гетерогенным массивом процессоров.
Гетерогенность массива заключается в том, что в нем будет два основных типа процессоров: цифровые сигнальные процессоры (DSP) общего назначения и процессоры, оптимизированные на обработку специальных алгоритмов. По словам одного из разработчиков архитектуры Джеффри Шиффера (Jeffrey Schiffer), готовый чип по своей сложности будет чем-то средним между FPGA и не слишком мощным процессором ПК.
Интересно также то, что процессоры не имеют общей шины, а соединены в сеть (если точнее, в mesh), обрамленную с обоих сторон массивом портов ввода/вывода (I/O). Intel считает, что такая архитектура позволит решить проблему мобильных устройств, которым требуется оставаться на связи не только при переходе из одной соты в другую, но и из одного протокола в другой, из одного частотного диапазона в другой. Задумано так, что мобильное устройство, изготовленное по архитектуре Intel, постоянно будет опрашивать сеть (или сети) на предмет того, какие сервисы доступны в данной точке (не только пространства, но и времени), и исходя из оценки ситуации конфигурировать процессорный массив в требуемый PHY/MAC-контроллер (контроллер физического уровня/контроллер доступа к медиа).
Есть, конечно, у подобной архитектуры и свои недостатки, и в Intel их не скрывают. Во-первых, эффективность (в смысле размеров и энергопотребления) таких массивов будет хуже, чем у одного или двух PHY/MAC-контроллеров, размещенных на одном чипе. Но когда количество требуемых PHY/MAC-контроллеров достигает трех, эффективность массива сравнима с эффективностью такого чипа. При количестве PHY/MAC-контроллеров на чипе, превышающем три, эффективность чипа становится уже ощутимо хуже.