Дорогие читатели! Редакция сайта iXBT.com обращается к вам с просьбой отключить блокировку рекламы на нашем сайте.
Дорогие читатели,
Редакция сайта iXBT.com обращается к вам с просьбой отключить блокировку рекламы на нашем сайте.
Дело в том, что деньги, которые мы получаем от показа рекламных баннеров, позволяют нам писать статьи и новости, проводить тестирования, разрабатывать методики, закупать специализированное оборудование и поддерживать в рабочем состоянии серверы,
чтобы форум и другие проекты работали быстро и без сбоев.
Мы никогда не размещали навязчивую рекламу и не просили вас кликать по баннерам.
Вашей посильной помощью сайту может быть отсутствие блокировки рекламы.
ClocK inputs — входные синхронизирующие тактовые импульсы, фронт которых является опорным для всех синхросигналов на модуле
CKE[1:0]
ClocK Enable — сигнал разрешения синхронизации (разрешение подачи синхросигналов CK[3:0]) служит для разрешения или запрещения активировать внутренние цепи синхронизации. Он является асинхронным (деактивное, низкое состояние) в случае введения в одно из состояний: PPWD (Precharge PoWer-Down), SEREf (SElf Refresh), APWD (Active PoWer Down) или CLSp (CLock Suspend); и синхронным (активное, высокое состояние) после выхода из асинхронного режима. Входные буферы, поддерживающие сигнал CLK, отключаются в течение режимов PDN и SEREf, обеспечивая переход в низкое энергопотребление в режиме STBY (STand-BY). В процессе доступа на чтение или запись данные сигналы должны пребывать в активном состоянии
S[3:0]#
(CS[3:0]#)
chip Select — сигнал выбора микросхемы, разрешающий (низкое состояние) и запрещающий (высокое состояние)
декодирование команд (включение/выключение командного декодера). Во время деактивации декодера вновь поступающие команды
игнорируются, однако предыдущие операции продолжают выполняться. Все команды маскируются, когда сигнал S[3:0]# активен
(низкое состояние). Данный сигнал обеспечивает выбор внешних банков в системе с несколькими физическими строками, и является частью командного кода
A[13:0]
Address inputs — линии адреса. A[12:0] действует в течение команд Active (адрес строки — RA[12:0]) и Read/Write (адрес столбца — CA[9:0], CA11(x4), CA[9:0](x8), CA[8:0](x16) совместно с A10) для выбора точки выхода данных из массива памяти соответствующего банка. A13 — дополнительный
A10/AP
Address input/AutoPrecharge — входной адрес сигнала автоподзаряда, определяющий режим подзаряда
(высокое состояние) всех банков и режим выбора банка или перезаряда одного банка (низкое состояние). В течение выполнения цикла регенерации сигнал AP действует совместно с сигналами выбора адреса банка BA[1:0] для контролирования операции подзаряда
BA[1:0]
Bank Address — адрес банка памяти, определяющий какую команду активизировать: Active (активность), Read (чтение), Write (запись) или Precharge (подзаряд), кроме чего выполняет роль коммутирующего сигнала доступа к определенному банку
REGE
REGister Enable — сигнал включения микросхемы Register, переводящий в один из двух возможных режимов
функционирования: Buffered (входы асинхронно перенаправляются) и Registered (сигналы перенаправляются к микросхемам
SDRAM с момента начала фронта тактового сигнала и становятся действительны по прошествию тактового периода). Если сигнал REGE имеет высокий уровень — включен режим Registered, если низкий — Buffered
CB[7:0]
ECC data input/output — сигналы ввода/вывода кода коррекции ошибки данных, ЕСС
DQ[63:0]
Data Input/Output — линии ввода/вывода данных
DQM[7:0]
(DQMB)
Data Mask — линии маскирования данных ввода/вывода. Общее правило распределения нагрузки линий маскирования
подобно схеме коррекции ошибки: один сигнал маскирования на восемь линий данных. Сигнал DQM действует как входной сигнал
маскирования для разрешения доступа на запись, и как сигнал разрешения выдачи для разрешения доступа на чтение. Входные
данные маскируются, когда DQM находится в высоком состоянии в течение цикла записи. Выходные буферы находятся в
высокоимпедансном (Hi-Z), третьем состоянии (двухтактная задержка), когда сам сигнал активен, выполняя цикл чтения. В общем
случае для микросхем памяти x4 и x8, сигна DQM соответствует DQMH и маскирует все линии данных микросхемы, а DQML
соответственно не используется. Для микросхем памяти организации x16 (в модулях Registered DIMM такие не используются) DQML
соответствует первой половине линий данных (менее важной, Low) микросхемы — DQ[7:0], а DQMH соответствует второй (более
важной, High) — DQ[15:8]. Линии DQML/DQMH находятся в одинаковом состоянии, кода обе отвечают базовому DQM. Конкретно, в
случае модулей Registered DIMM, где используются исключительно микросхемы организации x4 и x8, сигналы DQML не используются,
поэтому в качестве общего маскирующего сигнала выступает единственная базовая группа (Base) — DQMB[7:0]
RAS#
Row Adress Strobe — строб выбора строки, действующий по положительному перепаду синхросигнала и подтверждающий прием первой половины (адрес строки) адреса ячейки.
CAS#
Column Adress Strobe — строб выбора столбца, действующий по положительному перепаду синхросигнала и
подтверждающий прием второй половины (адрес столбца) адреса ячейки.
WE#
Write Enable — сигнал разрешения на запись, действующий по положительному перепаду синхросигнала и определяющий выполняемую операцию чтения/записи данных
VDD
Power Supply — линия питания входных буферов и интерфейсных цепей
VSS
GND — линия заземления
SCL
Serial presence detect CLock inputs — линия подачи синхросигнала для микросхемы
SPD. Данная линия должна иметь внешний резистор для подтягивания уровня сигнала до VDD
SDA
Serial presence detect DAta input/output — двунаправленная линия входа/выхода данных SPD, использующаяся для
передачи данных в/из микросхемы SPD EEPROM. Данная линия должна иметь внешний резистор для подтягивания уровня сигнала до VDD
SA[3:0]
Serial presence detect Address inputs — сигналы адреса входов микросхемы SPD для конфигурирования адресного пространства EEPROM SPD
WP
Write Protect for SPD — сигнал запрещения записи в микросхему SPD
VREF
Voltage reference — линия опорного напряжения, соответствующая по уровню используемому питающему протоколу
Примечание:
NC (Not Connect) — не соединен, NU (Not Used) — не используется. Индекс # после сигнала указывает на инверсный активный уровень сигнала (низкое активное или высокое неактивное состояния)
ClocK inputs — входные синхронизирующие тактовые импульсы, фронт которых является опорным для всех синхросигналов на модуле
CKE[1:0]
ClocK Enable — сигнал разрешения синхронизации (разрешение подачи синхросигналов CK[3:0]) служит для разрешения или запрещения активировать внутренние цепи синхронизации. Он является асинхронным (деактивное, низкое состояние) в случае введения в одно из состояний: PPWD (Precharge PoWer-Down), SEREf (SElf Refresh), APWD (Active PoWer Down) или CLSp (CLock Suspend); и синхронным (активное, высокое состояние) после выхода из асинхронного режима. Входные буферы, поддерживающие сигнал CLK, отключаются в течение режимов PDN и SEREf, обеспечивая переход в низкое энергопотребление в режиме STBY (STand-BY). В процессе доступа на чтение или запись данные сигналы должны пребывать в активном состоянии
S[3:0]#
(CS[3:0]#)
chip Select — сигнал выбора микросхемы, разрешающий (низкое состояние) и запрещающий (высокое состояние)
декодирование команд (включение/выключение командного декодера). Во время деактивации декодера вновь поступающие команды
игнорируются, однако предыдущие операции продолжают выполняться. Все команды маскируются, когда сигнал S[3:0]# активен
(низкое состояние). Данный сигнал обеспечивает выбор внешних банков в системе с несколькими физическими строками, и является частью командного кода
A[13:0]
Address inputs — линии адреса. A[12:0] действует в течение команд Active (адрес строки — RA[12:0]) и Read/Write (адрес столбца — CA[9:0], CA11(x4), CA[9:0](x8), CA[8:0](x16) совместно с A10) для выбора точки выхода данных из массива памяти соответствующего банка. A13 — дополнительный
A10/AP
Address input/AutoPrecharge — входной адрес сигнала автоподзаряда, определяющий режим подзаряда
(высокое состояние) всех банков и режим выбора банка или перезаряда одного банка (низкое состояние). В течение выполнения цикла регенерации сигнал AP действует совместно с сигналами выбора адреса банка BA[1:0] для контролирования операции подзаряда
BA[1:0]
Bank Address — адрес банка памяти, определяющий какую команду активизировать: Active (активность), Read (чтение), Write (запись) или Precharge (подзаряд), кроме чего выполняет роль коммутирующего сигнала доступа к определенному банку
REGE
REGister Enable — сигнал включения микросхемы Register, переводящий в один из двух возможных режимов
функционирования: Buffered (входы асинхронно перенаправляются) и Registered (сигналы перенаправляются к микросхемам
SDRAM с момента начала фронта тактового сигнала и становятся действительны по прошествию тактового периода). Если сигнал REGE имеет высокий уровень — включен режим Registered, если низкий — Buffered
CB[7:0]
ECC data input/output — сигналы ввода/вывода кода коррекции ошибки данных, ЕСС
DQ[63:0]
Data Input/Output — линии ввода/вывода данных
DQM[7:0]
(DQMB)
Data Mask — линии маскирования данных ввода/вывода. Общее правило распределения нагрузки линий маскирования
подобно схеме коррекции ошибки: один сигнал маскирования на восемь линий данных. Сигнал DQM действует как входной сигнал
маскирования для разрешения доступа на запись, и как сигнал разрешения выдачи для разрешения доступа на чтение. Входные
данные маскируются, когда DQM находится в высоком состоянии в течение цикла записи. Выходные буферы находятся в
высокоимпедансном (Hi-Z), третьем состоянии (двухтактная задержка), когда сам сигнал активен, выполняя цикл чтения. В общем
случае для микросхем памяти x4 и x8, сигна DQM соответствует DQMH и маскирует все линии данных микросхемы, а DQML
соответственно не используется. Для микросхем памяти организации x16 (в модулях Registered DIMM такие не используются) DQML
соответствует первой половине линий данных (менее важной, Low) микросхемы — DQ[7:0], а DQMH соответствует второй (более
важной, High) — DQ[15:8]. Линии DQML/DQMH находятся в одинаковом состоянии, кода обе отвечают базовому DQM. Конкретно, в
случае модулей Registered DIMM, где используются исключительно микросхемы организации x4 и x8, сигналы DQML не используются,
поэтому в качестве общего маскирующего сигнала выступает единственная базовая группа (Base) — DQMB[7:0]
RAS#
Row Adress Strobe — строб выбора строки, действующий по положительному перепаду синхросигнала и подтверждающий прием первой половины (адрес строки) адреса ячейки.
CAS#
Column Adress Strobe — строб выбора столбца, действующий по положительному перепаду синхросигнала и
подтверждающий прием второй половины (адрес столбца) адреса ячейки.
WE#
Write Enable — сигнал разрешения на запись, действующий по положительному перепаду синхросигнала и определяющий выполняемую операцию чтения/записи данных
VDD
Power Supply — линия питания входных буферов и интерфейсных цепей
VSS
GND — линия заземления
SCL
Serial presence detect CLock inputs — линия подачи синхросигнала для микросхемы
SPD. Данная линия должна иметь внешний резистор для подтягивания уровня сигнала до VDD
SDA
Serial presence detect DAta input/output — двунаправленная линия входа/выхода данных SPD, использующаяся для
передачи данных в/из микросхемы SPD EEPROM. Данная линия должна иметь внешний резистор для подтягивания уровня сигнала до VDD
SA[3:0]
Serial presence detect Address inputs — сигналы адреса входов микросхемы SPD для конфигурирования адресного пространства EEPROM SPD
WP
Write Protect for SPD — сигнал запрещения записи в микросхему SPD
VREF
Voltage reference — линия опорного напряжения, соответствующая по уровню используемому питающему протоколу
Примечание:
NC (Not Connect) — не соединен, NU (Not Used) — не используется. Индекс # после сигнала указывает на инверсный активный уровень сигнала (низкое активное или высокое неактивное состояния)